【文章內容簡介】 分放大電路、反相放大器和數(shù)字電位器組成?？紤]到差分輸出信號仍可能含有少量直流分量，在反相放大器后設計了一個直流偏移量調節(jié)電路，該直流偏移量調節(jié)電路由數(shù)字電位器實現(xiàn)。 驅動電路將為 DDS 信號發(fā)生器提供穩(wěn)幅輸出能力，即當負載電阻從 50Ω～∞變化時，輸出電壓幅度變化不大與 177。3%。實際設計中我們采用了 TI 公司的THS3092 高速集成運算放大器。 FPGA 內部 DDS 子系統(tǒng)的設計 FPGA 內部邏輯分為四個部分：地址譯碼電路、 4X4 鍵盤接口、 DDS 子系統(tǒng)、LCD 模塊接口。下面主要介紹 DDS 子 系統(tǒng)的設計。 根據(jù) DDS 原理圖可知， DDS 子系統(tǒng)由頻率字寄存器、相位累加器、波形數(shù)據(jù)存儲器幾個部分組成。根據(jù)設計題目要求， DDS 信號發(fā)生器應能產(chǎn)生多種波形，這就要求單片機可以向波形數(shù)據(jù)存儲器傳送不同的波形數(shù)據(jù)，顯然，波形數(shù)據(jù)存儲器采用雙口 RAM 是最合適的。雙口 RAM 中的一個端口與單片機總線相連，接受來自單片機的 256 字節(jié)波形數(shù)據(jù)，另一個端口與 D/A 轉換器相連。根據(jù)上述思路，可以得到圖 43 所示的 DDS 子系統(tǒng)頂層原理圖。圖中 DLATCH8為 8 為地址鎖存器、 frew 為頻率字寄存器、 PHASEACC 為相位累加器 、LMPRAMDP 為雙口 RAM： 圖 43 DDS 子系統(tǒng)頂層原理圖 （ 1） 波形數(shù)據(jù)存儲器 波形數(shù)據(jù)存儲器的功能是：一方面，單片機能夠通過并行總線將波形數(shù)據(jù)寫入存儲器，另一方面，在相位累加器輸出地址控制下將波形數(shù)據(jù)依次送給高速D/A。在圖 43 所 示的頂層原理圖中，波形數(shù)據(jù)存儲器采用了雙端口 RAM，一個端口與單片機并行總線相連，另一個端口與相位累加器和高速 D/A 相連。 圖 43 中的雙口屬于簡單的雙端口 RAM，有一個獨立的寫端口和一個獨立的讀端口。對于寫端口來說，其信號來自單片機的并行總線。當單片機執(zhí)行外部數(shù)據(jù)存儲器寫指令時，并行總線上的數(shù)據(jù)，地址，寫信號通過同步時鐘 CLK1的上升沿送入雙口 RAM 的存儲體，完成將波形數(shù)據(jù)寫入指定的存儲單元。對讀端口來說，其地址信號來自相位累加器輸出的高 8 位，讀使能信號直接接高電平，數(shù)據(jù)輸入送高速 D/A 轉換器。讀端口的輸 入輸出信號也是與同步時鐘 CLK1 同步。假設忽略器件延時， CLK0 為 DDS 子系統(tǒng)的參考時鐘，雙口 RAM 同步時鐘CLK1 由 CLK0 反向得到，高速 D/A 時鐘信號 DACLK 與 CLK 相同。相位累加器的輸出地址在 CLK0 的上升沿時刻發(fā)生改變，由于 CLK1 與 CLK0 反相，保證在 CLK1 上升沿時刻， Addr[31..24]于穩(wěn)定狀態(tài)。雙口 RAM的輸出數(shù)據(jù) DACD[7..0]在 CLK1 上升沿時刻發(fā)生改變，由于高速 D/A 的時鐘信號 DACLK 與 CLK1 反相，保證了 DACLK 上升沿時刻， DAC[7..0]處于穩(wěn)定狀態(tài)。 （ 2）地址 鎖存模塊 C8051F360 單片機 P1 口分時送出低 8 位地址和 8 位數(shù)據(jù)信息。通過 FPGA內部設計一個 8 位鎖存器即可獲取低 8 位地址。地址鎖存器的 VHDL 程序為： port( clk:in std_logic。 d:in std_logic_vector(7 downto 0)。 q:out std_logic_vector(7 downto 0) )。 end DLATCH8。 architecture one of DLATCH8 is begin process(clk,d) begin if(clk=39。139。)then q=d。 end if。 end process。 （ 3）相位累加器模塊的設計 相位累加器是 DDS 子系統(tǒng)的核心，由 32 位加法器與 32 位累加寄存器級聯(lián)構成，對代表頻率大小的頻率控制字進行累加運算，輸出波形存儲器的地址。 相位累加器的設計可以直接采用 LPM 宏單元庫中的 LMP_ADD_SUB 宏單元，也可以用 VHDL 語言自行設計。以下就是采用 VHDL 語言實現(xiàn)的相位累加器源程序： library ieee。 use 。 use 。 use 。 entity phase_acc is port( clk:in std_logic。 系統(tǒng)時鐘 freqin:in std_logic_vector(31 downto 0)。 32 位輸入頻率字 romaddr:out std_logic_vector(7 downto 0) )。 8 位相位累加器輸出 end phase_acc。 architecture one of phase_acc is signal acc:std_logic_vector(31 downto 0)。 begin process(clk) begin if(clk39。event and clk=39。139。)then acc=acc+freqin。 頻率字累加，寄存 end if。 end process。 romaddr=acc(31 downto 24)。 截斷輸出 end one。 語句 acc=acc+freqin 實現(xiàn)頻率字累加功能，并且因為要在下一時鐘到來時才能進行下一次累加，所以也同時實現(xiàn)了累加寄存器功能。最后語句romaddr=acc(31 downto 24)實現(xiàn)相位截斷的功能，截取了 32 位相位地址碼的高8 位。 （ 4）頻率字寄存器模塊 由于 DDS 的頻率字采用 32 位字寬，因此，頻率字寄存器由 4 個 8 位寄存器構成。講地 址譯碼器產(chǎn)生的片選信號 CS2 與地址信號 A A0 配合進行再次譯碼就可以得到 4 個寄存器片選信號 CS20~CS23。為了保證數(shù)據(jù)的可靠傳送，片選信號 CS20~CS23 必須與寫信號相或后送入寄存器時鐘輸入端。單片機通過 4次寫操作將 32 位頻率字送到頻率字寄存器。頻率字寄存器模塊的原理圖如圖 44所示： 圖 44 頻率字接受模塊頂層圖 單片機控制軟件設計 DDS 信號發(fā)生器采用 FPGA 等硬件來完成高速波形的產(chǎn)生任務，其工作不需要單片機過多的干預。單片機子系統(tǒng)只需完成鍵盤輸入、液晶顯示、向 FPGA傳送數(shù)據(jù) 、輸出信號的幅值和直流偏移量的數(shù)字控制等功能。從軟件的總體結構來看，單片機控制軟件是一種單線程、鍵盤功能的分支程序。 人機接口功能定義 根據(jù) DDS 信號發(fā)生器的功能設計了如圖 45 所示的 3 種 LCD 顯示頁面。頁面 1 為初始化顯示頁面，頁面 2 為波形選擇頁面，在給定頻率輸入頁面中， 7 個小方框所顯示的位置用于顯示輸入給定的頻率值。給定的頻率范圍為0000000~9999999Hz。為了操作方便，允許輸入給定頻率的位數(shù)在 1~7 位之間，用 Hz 鍵結束。 對于 DDS 信號發(fā)生器來說，鍵盤主要用于選擇信號波形、輸入頻 率值、控制輸出信號的幅值和直流偏移量。由于按鍵數(shù)量比較多，鍵盤采用 4X4 矩陣式鍵盤。鍵盤各按鍵的定義如圖 46 所示。 0 鍵 ~9 鍵用于輸入頻率，期中 0 鍵 ~3鍵還用于選擇輸出波形； Hz 鍵用于輸入給定頻率的確認鍵；波形選擇鍵用于選擇波形； A+鍵用于增加信號幅值， A鍵用于減少信號幅值， D+鍵用于增加直流偏移量， D鍵用于減少直流偏移量。 頁面 1 頁面 2 頁面 3 圖 45 頁面 1~頁面 3 示意圖 圖 46 DDS 信號發(fā)生器鍵盤定義 主程序 DDS 信號發(fā)生器的控制程序可分為主程序和鍵盤中斷服務程序兩部分。在確定主程序和鍵盤中斷服務程序的功能時有兩種方案：一種方案是主程序只完成初始化，將鍵盤讀入和處理全部由鍵盤中斷服務程序完成；另一種方案是主程序DDS 信號發(fā)生器正弦波 按 0 鍵方 波 按 1 鍵三角波 按 2 鍵正弦波給定頻率Hz波形選擇0 1 2 34 5 6 78 9 Hz完成初始化和鍵值處理功能，而鍵盤中斷服務程序只完成鍵值讀入。由于鍵值處理程序設計數(shù)值運算、 LCD 模塊的顯示，將這些耗時的鍵值處 理程序放入中斷服務程序不符合程序設計的一般原則，因此，選用第二種方案。 主程序首先完成堆棧指針設置， C8051F360 內部資源初始化， LCD 模塊初始化。初始化完成以后就不斷檢測有無按鍵鍵入，當有按鍵鍵入時，根據(jù)鍵值執(zhí)行相應的功能。 由于 0~2 鍵不但用于輸入給定頻率，而且用來選擇輸出波形。為了區(qū)分 0鍵 ~2 鍵的不同功能，在主程序中定義了兩種工作模式：波形選擇模式和頻率輸入模式。在波形選擇模式下， 0~2 鍵用于選擇輸出波形。當 0 鍵有效時，選擇正弦波，單片機將 256 個字節(jié)正弦波波形數(shù)據(jù)發(fā)送到 FPGA 的雙口 RAM 中；當 1鍵有效時，選擇方波，單片機將 256 個方波波形數(shù)據(jù)發(fā)送到 FPGA 中的雙口 RAM中；當 2 鍵有顯示，選擇三角波，單片機將 256 個字節(jié)三角波數(shù)據(jù)發(fā)送到 FPGA的雙口 RAM 中。在頻率輸入模式下， 0 鍵到 9 鍵用于輸入給定的頻率值。 定義了以上兩種工作模式以后，在主程序中分別設置一個波形選擇模式標志和一個頻率輸入模式標志位。主程序初始化時，將波形選擇模式和頻率輸入模式標志位均清零。當波形選擇鍵有效時，波形選擇模式標志位置 1，主程序進入波形選擇模式；在波形選擇模式下，按 0 鍵 ~2 鍵有效，頻率輸入模式標志位置 1，主程序進入頻率 輸入模式。 由于輸入給定頻率的位數(shù)允許在 1~7 位變化，程序設計師通過 Hz 鍵來結束給定頻率的輸入，因此 Hz 鍵不但用來顯示頻率的單位，也能起到確認鍵的功能。當 Hz 鍵有效時，程序將輸入的 1~7 位給定頻率值轉化為 4 字節(jié)頻率控制字，然后發(fā)送到 FPGA 的頻率控制字接收模塊。由于鍵盤輸入的給定頻率值為非壓縮型BCD 碼，應先將其轉化為二進制數(shù)，再根據(jù)公式（ 25）將給定頻率值轉化成為4 字節(jié)的頻率控制字。當相位累加器字寬 N 取 32，參考時鐘頻率 fclk 取 40MHz時，頻率控制字可以由以下公式計算得到： （ 44） 式子中 fout 為由二進制數(shù)表示的給定頻率，乘上系數(shù) ，就可以得到 4 字節(jié)的頻率控制字。 O fM ??單片機系統(tǒng)主程序見附件。主程序流程圖如圖 47 所示。 入 口入 口初 始 化 程 序進 入 起 始 頁 面初 始 化 程 序進 入 起 始 頁 面波 形 選 擇 鍵波 形 選 擇 鍵波 形 選 擇 頁 面波 形 選 擇 頁 面波 形 選 擇 模 式波 形 選 擇 模 式正 弦 波頻 率 輸 入正 弦 波頻 率 輸 入方 波頻 率 輸 入方 波頻 率 輸 入三 角 波頻 率 輸 入三 角 波頻 率 輸 入鍵 位 有 效 值 判 斷（ 0 ~ 9 為 有 效 鍵 ）鍵 位 有 效 值 判 斷（ 0 ~ 9 為 有 效 鍵 ）頻 率 顯 示頻 率 顯 示H z 顯 示H z 顯 示頻 率 控 制 計 算頻 率 控 制 計 算0 鍵1 鍵2 鍵除0 1 2外的任意鍵YNYNH z鍵復 位 鍵復 位 鍵直 流 偏 移 鍵直 流 偏 移 鍵幅 值 變 化 鍵幅 值 變 化 鍵減 少減 少增 加增 加減 少減 少增 加增 加NNNA + A D +D Y 圖 47 系統(tǒng)主程序流程圖 本章小結 本章主要介紹了 DDS 信號發(fā)生器的實現(xiàn)過程，開頭部分講述了包括 DDS 信號發(fā)生器的原理圖，材料選擇的比較以及重點模塊的介紹。后面一部分主 要講述單片機控制軟件的設計，包括人機接口的定義、主程序的實現(xiàn)以及整個流程圖。 第 5 章 系統(tǒng)測試 將 FPGA 內部的完整設計（地址譯碼器、編碼式鍵盤接口、 LCD 接口、 DDS子系統(tǒng)）通過 USBBlaster 下載電纜下載到 FPGA 之中。單片機子系統(tǒng)通過適配器與 PC 機相連 單片機控制軟件調試步驟 步驟一：測試顯示和鍵盤程序功能。程序運行時顯示圖 45 中的頁面 1。按波形選擇鍵，應顯示圖 45 中的頁面 2。 步驟二：通過鍵盤輸入給定頻率，用示波器觀 測告訴 D/A 輸出波形，波形顯示是否正常，頻率是否正確。如果波形顯示不正常，重點檢查單片機中波形傳送子程序和 FPGA 內部雙口