【文章內(nèi)容簡(jiǎn)介】 寬越大，精度越高，ROM的容量就大。大容量的 ROM不但面積大，功耗大，不易大規(guī)模集成化，且 xx 大學(xué)學(xué)士學(xué)位論文 4 轉(zhuǎn)換速度也受到限制。因此有必要提出一種新穎的數(shù)字頻率合成方式來滿足其對(duì) DDS的更高性能指標(biāo)的要求。一種選擇是 壓縮 ROM大小，另一種 選擇是用計(jì)算法取代 ROM，稱為 ROMLESS設(shè)計(jì)方法。 ROMLESS設(shè)計(jì)方法在早期的 DDS設(shè)計(jì)中受到限制，隨著微電子技術(shù)的發(fā)展，現(xiàn)在已經(jīng)成為實(shí)現(xiàn) DDS設(shè)計(jì)的主要方法之一，這種方法主要利用函數(shù)近似計(jì)算方式實(shí)現(xiàn)相幅轉(zhuǎn)換，主要有 CORDIC算法，多項(xiàng)式插值法等，其中多項(xiàng)式插值法由于算法簡(jiǎn)單，便于實(shí)現(xiàn)高速，低功耗的 DDS設(shè)計(jì)，被廣泛研究。 自從 DDS技術(shù)誕生以來，發(fā)達(dá)國(guó)家一直沒有放棄該技術(shù)及其應(yīng)用的研究，出現(xiàn)了一序列高性能的產(chǎn)品。我國(guó)對(duì) DDS的研究相對(duì)較晚，研究實(shí)現(xiàn)高速，高精度的 DDS存在大量的困難。特別是在 ROMLESS的 DDS設(shè)計(jì)。因此， ROMLESS的 DDS設(shè)計(jì)方法的研究很有必要，并將得以廣泛的發(fā)展。 FPGA 在 DDS 技術(shù)實(shí)現(xiàn) 近年來現(xiàn)場(chǎng)可編程門陣列 (FGPA)技術(shù)得到了迅速的發(fā)展和廣泛的應(yīng)用，其資源容量、工作頻率以及集成度都得到了極大的提高，使得利用 FPGA實(shí)現(xiàn)某些專用數(shù)字集成電路得到了大家的關(guān)注，而基于 FPGA實(shí)現(xiàn)的直接數(shù)字頻率合成器則更具其優(yōu)點(diǎn)，有著靈活的接口和控制方式、較短的轉(zhuǎn)換時(shí)間、較寬的帶寬、以及相位連續(xù)變化和頻率分辨率較高等優(yōu)點(diǎn)，其也為設(shè)計(jì)者在此基礎(chǔ)之上實(shí)現(xiàn)電路集成提供了另一種方法 。 FPGA在 DDS技術(shù)實(shí)現(xiàn)中的應(yīng)用對(duì)于 DDS系統(tǒng)數(shù)字部分的設(shè)計(jì)，首先會(huì)遇到在 FPGA設(shè)計(jì)中非常典型的跨時(shí)鐘傳輸?shù)膯栴}，單片機(jī)的輸出時(shí)鐘是 ps級(jí)的，而FPGA中的數(shù)字系統(tǒng)卻是 ns級(jí)的，傳輸速度的匹配直接影響到了輸入控制字的穩(wěn)定 。 這里采用的是不同時(shí)鐘區(qū)域，單獨(dú)構(gòu)造原理圖功能模塊的方法 。 將高速的DDS模塊單獨(dú)生成原理圖，將低速的單片機(jī)接口模塊生成另外一個(gè)原理圖，再將兩個(gè)原理圖重新建立工程，這樣就優(yōu)化功能解決了跨時(shí)鐘問題 。 在整個(gè) DDS系統(tǒng)數(shù)字部分中，最關(guān)鍵的就是相位累加器的設(shè)計(jì) 。 相位累加器設(shè)計(jì)的好壞將直接影響到整個(gè)系統(tǒng) 的性能 。 在設(shè)計(jì)上可以把輸出數(shù)據(jù)作為另一路輸入數(shù)據(jù)和從處理器傳過來的頻率控制字連續(xù)相加，產(chǎn)生有規(guī)律的相位地址碼 。 對(duì)它的設(shè)計(jì)采用流水線的操作方式，從而提高了加法器的效率 。 RAM塊通過高性能的輸入存儲(chǔ)模塊，這樣既節(jié)省了 FPGA中的邏輯單元，又利用 了 FPGA的只能用于生成存儲(chǔ)模塊的 RAM塊，并提高了性能。 FPGA內(nèi)部功能都是用 Verilog語(yǔ)言 實(shí)現(xiàn) 。 目前的 FPGA技術(shù)得到了極大的擴(kuò)展，資源容量和工作頻率都有了很大的提高，市場(chǎng)中 Xilinx和 Altera公司的 FPGA芯片都是很好的選擇。而且其都支持主流的硬件編程語(yǔ) 言 VHDL和 Verilog。設(shè)計(jì)中的 DDS電路采用 VHDL硬件描述語(yǔ)言來實(shí)現(xiàn)，采用 VHDL語(yǔ)言設(shè)計(jì)的模塊以后可以方便的進(jìn)行修改、擴(kuò)展和移植到不同的 FPGA芯片中 [3]。 采用 FPGA設(shè)計(jì)，首先其輸入、輸出接口方案都需要仔細(xì)考慮好，確定其輸入和輸出的數(shù)據(jù)量和控制量、位數(shù)、 I/O位置等，以及和外圍電路的接口及控制 xx 大學(xué)學(xué)士學(xué)位論文 5 時(shí)序、控制方式等。在 FPGA中實(shí)現(xiàn) ROM表的資源是有限的，并且 ROM表的大小隨著地址位數(shù)和數(shù)據(jù)位數(shù)的增加成指數(shù)遞增關(guān)系，因此在滿足采樣信號(hào)性能的前提條件下，如何減少資源的開銷就是一個(gè)重要的問題。 在 FPGA中，相位累加器和相位調(diào)制器都可通過加法器來實(shí)現(xiàn)。在用 FPGA設(shè)計(jì)的過程中，整個(gè)流程都采用系統(tǒng)時(shí)鐘 clk產(chǎn)生和控制，所以其各個(gè)部分的時(shí)序和同步性需要認(rèn)真對(duì)待，還有考慮到加法器以及乘法器等對(duì)資源的使用情況，進(jìn)位鏈或流水線技術(shù)都可以考慮進(jìn)行利用。 采用 FPGA設(shè)計(jì)實(shí)現(xiàn) DDS電路的可行性和可靠性，也更為靈活，可根據(jù)需要進(jìn)行接口和控制方式的修改，只要改變 FPGA中 ROM表的數(shù)據(jù)， DDS電路就可以產(chǎn)生任意的波形。采用 FPGA設(shè)計(jì)實(shí)現(xiàn)還具有相對(duì)較寬的帶寬、頻率轉(zhuǎn)換時(shí)間較短、相位連續(xù)變化、頻率分辨率高等優(yōu)點(diǎn)。而且 FPGA芯片支持系統(tǒng)現(xiàn)場(chǎng)修改和調(diào)試，性能也基本能滿足絕大多數(shù)系統(tǒng)的使用要求，所以，將 DDS設(shè)計(jì)嵌入到 FPGA芯片所構(gòu)成的系統(tǒng)中，將使系統(tǒng)具有很高的性價(jià)比。 論文主要研究?jī)?nèi)容 本文主要的研究?jī)?nèi)容是設(shè)計(jì)一個(gè)基于 DDS 的數(shù)字移相信號(hào)發(fā)生器。結(jié)合DDS 的基本原理和 FPGA 的結(jié)構(gòu)及特點(diǎn)，設(shè)計(jì)的系統(tǒng)由 FPGA 芯片，數(shù)模轉(zhuǎn)換器，幅度調(diào)節(jié)電路，功率放大電路和輸入、顯示電路組成。 文中詳細(xì)的闡述了硬件電路的結(jié)構(gòu)以及功能。其中的采用 芯片 FPGA 實(shí)現(xiàn)正弦信號(hào)發(fā)生器的功能。最后對(duì)設(shè)計(jì)結(jié)果進(jìn)行了測(cè)試 。 xx 大學(xué)學(xué)士學(xué)位論文 6 第 2章 DDS 技術(shù) DDS 頻率合成的原理與結(jié)構(gòu) 直接數(shù)字式頻率合成技術(shù) (DDS)是近年來隨著數(shù)字集成電路和計(jì)算機(jī)的發(fā)展而迅速發(fā)展起來的一種新的頻率合成技術(shù)。 DDS 一般由相位累加器、波形存儲(chǔ)器、數(shù)模轉(zhuǎn)換器及低通濾波器組成，其基本原理就是將波形數(shù)據(jù)先存儲(chǔ)起來，然后在頻率控制字 K 的作用下，通過相位累加器從存儲(chǔ)器中讀出波形數(shù)據(jù)，最后經(jīng)過 數(shù)模 轉(zhuǎn)換和低通濾波后輸出頻率合成。這種頻率合成方法可以獲得高精度頻率和相位分辨率、快速頻率轉(zhuǎn)換時(shí)間和低相位噪聲的頻率信號(hào)，而且結(jié)構(gòu)簡(jiǎn)單集成度高。 DDS 的基本原理 直接數(shù)字頻率合成技術(shù)是從相位概念出發(fā)，直接對(duì)參考正弦信號(hào)進(jìn)行抽樣 ，得到不同的相位，通過數(shù)字計(jì)算技術(shù)產(chǎn)生對(duì)應(yīng)的電壓幅度，最后濾波平滑輸出所需頻率。下面，通過從相位出發(fā)的正弦函數(shù)產(chǎn)生描述 DDS的概念。 因?yàn)槭侵芷谛盘?hào)，所以正弦信號(hào)的相位值和幅度值之間具有一一對(duì)應(yīng)的關(guān)系。這種關(guān)系可以通過一片存有查詢表的 ROM很容易地實(shí)現(xiàn)，該查詢表的地址線對(duì)應(yīng)相位信息，數(shù)據(jù)線對(duì)應(yīng)幅度信息。所以，對(duì)正弦信號(hào)沿相位軸方向等間隔取樣，就得到該信號(hào)的抽樣序列，并將取樣值用二進(jìn)制數(shù)表示。改變頻率控制字時(shí)，相位增量發(fā)生變化，取樣值的周期隨之而變，從而合成所需頻率。抽樣序列通過數(shù)模轉(zhuǎn)換器形成量化的正弦波，最 后通過濾波器平滑，生成標(biāo)準(zhǔn)的正弦波。 DDS的原理框圖如圖 21 所示?？驁D中的電路，除了濾波器外，全用數(shù)字集成電路實(shí)現(xiàn)，其中關(guān)鍵的問題是使相位增量與參考時(shí)鐘精確地同步。 頻 率 字控 制 器相 位 寄 存 器 正 弦 查 詢 表 數(shù) 模 轉(zhuǎn) 換 器 低 通 濾 波 器參 考 時(shí) 鐘 源頻 率 控 制 字( F S P )M S BL B SKN m Mf o相 位 累 加 器N C Of c 圖 21 DDS 的原理框圖 圖 21中 ， cf 為參考時(shí)鐘頻率 ， CT =1/ cf ； of 為輸出頻率 ， To =1/ of ； K為 xx 大學(xué)學(xué)士學(xué)位論文 7 頻率控制字， N為相位累加器的字長(zhǎng)， m為 ROM地址線位數(shù)， M為 ROM數(shù)據(jù)線位數(shù)，即 DAC的位數(shù)。 DDS 的數(shù)學(xué)模型可歸結(jié)為 ； 在每一個(gè)時(shí)鐘周期 cT 內(nèi)，頻率控制字K(Frequency Control Words)與 N比特相位累加器累加一次，并同時(shí)對(duì) N2 取模運(yùn)算，得到的和 (以 N位二進(jìn)制數(shù)表示 )作為相位值，以二 進(jìn)制代碼的形式去查詢正弦函數(shù)表 ROM，將相位信息轉(zhuǎn)變成相應(yīng)的數(shù)字量化正弦幅度值， ROM 輸出的數(shù)字正弦波序列再經(jīng)數(shù)模轉(zhuǎn)換器轉(zhuǎn)變?yōu)殡A梯模擬信號(hào)，最后通過低通濾波器平滑后得到一個(gè)純凈的正弦模擬信號(hào)。 當(dāng) DDS中的相位累加器計(jì)數(shù)大于 N2 時(shí)，累加器自動(dòng)溢出最高位，保留后面的 N比特?cái)?shù)字于累加器中，即相當(dāng)于做模余運(yùn)算。可以看出 ： 該相位累加器平均每 N2 /K個(gè)時(shí)鐘周期溢出一次 [4]。 可見 K和時(shí)鐘頻率 cf 共同決定著 DDS輸出信號(hào) of 的頻率值，它們之間的關(guān)系滿足 ： of =K/ N2 cf? （ 2— 1） 當(dāng) K=1時(shí)， DDS為最小頻率輸出，則 DDS的最小頻率分辨率可達(dá) ： minf? =1/ N2 cf? （ 2— 2） 由 式 （ 2— 2） 可 知 ， DDS相當(dāng)于一個(gè)小數(shù)分頻器。最小頻率分辨率是頻率控制字最低位為 “ 1” ，其余位均為 “ 0” 時(shí) DDS的輸出頻率，只要 N足夠大，即累加器有足夠的長(zhǎng)度，總能得到所需的頻率分辨率，實(shí)際使用中計(jì)算出的 K值很難為整數(shù)，因此不可避免地將會(huì)存在一定的頻率誤差 [5]。 由于 ROM表的規(guī)模有限，相位累加器一般僅取高位作為尋址地址送入正弦查詢表獲得波形幅度值。正弦查詢表中以二進(jìn)制數(shù)形式存入用系統(tǒng)時(shí)鐘對(duì)正弦信號(hào)進(jìn)行采樣所得的樣值點(diǎn)，可見只需改變查詢表內(nèi)容就可 實(shí)現(xiàn)不同的波形輸出。 DDS 的結(jié)構(gòu) DDS的基本結(jié)構(gòu)包括相位累加器 (PD)、正弦查詢表 (ROM)、數(shù)模轉(zhuǎn)換器(DAC)和低通濾波器 (LPF)，其中 DDS從頻率寄存器開始到波形存儲(chǔ)表的數(shù)字部分通常也可稱作數(shù)控振蕩器 (NCONumerical Control Oscillator)。 模塊 NCO實(shí)現(xiàn)由數(shù)字頻率值輸入生成相應(yīng)頻率的數(shù)字波形，其工作過程為： K； cf 的控制下，該頻率控制字累加至相位累加器生成實(shí)時(shí)數(shù)字相位值 ； 址 ROM轉(zhuǎn)換成正弦表中相應(yīng)的數(shù)字幅碼。 模塊 DAC實(shí)現(xiàn)將 NCO產(chǎn)生的數(shù)字幅度值高速且線性地轉(zhuǎn)變?yōu)槟M幅度值，DDS產(chǎn)生的混疊干擾由 DAC之后的低通濾波器濾除。 (PD) xx 大學(xué)學(xué)士學(xué)位論文 8 相位累加器是 DDS最基本的組成部分，用于實(shí)現(xiàn)相位的累加并存儲(chǔ)其累加結(jié)果。若當(dāng)前相位累加器的值為 ?n，經(jīng)過一個(gè)時(shí)鐘周期后變?yōu)???1n，則滿足 ： ??1n=?n+K （ 2— 3） 由式 （ 2— 3） 可見， ?n為一等差數(shù)列，不難得出 ： ?n =nK+?0 （ 2— 4） 其中 ?0為相位累加器的初始相位值。 相位累加器的基本結(jié)構(gòu)如圖 22 所示，它由一個(gè) Nbits加法器和一個(gè) Nbits寄存器構(gòu)成，寄存器通常采用 N個(gè) D觸發(fā)器來構(gòu)成。 N 比 特 加 法 器N 比 特 相 位寄 存 器參 考 時(shí) 鐘N b i t sN b i t sM b i t sN b i t s頻 率 控 制 字頻 率 輸 出 字 圖 22 相位累加器的基本結(jié)構(gòu) (ROM) DDS查詢表所存儲(chǔ)的數(shù)據(jù)是每一個(gè)相位所對(duì)應(yīng)的二進(jìn)制數(shù)字正弦幅值，在每一個(gè)時(shí)鐘周期內(nèi)，相位累加器輸出序列的高 m位對(duì)其進(jìn)行尋址，最后的輸出為該相位相對(duì)應(yīng)的二進(jìn)制正弦幅值序列 。 可以看出， ROM的存儲(chǔ)量為 Mm?2 比特，其中 m為相位累加器的輸出位數(shù)， M為 ROM的輸出位數(shù)。若 m=12， M=8，可以算出 ROM的容量為 32768bit。雖然在一塊 DDS芯片中集成大的 ROM存儲(chǔ)量，可以提高輸出信號(hào)的精度和無(wú)雜散動(dòng)態(tài)范圍，但會(huì)使成本提高，功耗增大，且可靠性下降，所以就有了許多壓縮 ROM容量的方法。而且，容量壓縮還可以使我們使用更大的 m和 M值，進(jìn)而使 DDS的雜散性能獲得提高。 (DAC) 數(shù)模轉(zhuǎn)換器的作用是將數(shù)字形式的波形幅值轉(zhuǎn)換成所要求合成頻率的模擬形式信號(hào)。 DAC有電壓和電流輸出兩種，其輸出的信號(hào)并不能真正連續(xù)可變，而是以其絕對(duì)分辨率為最小單位的，所以其輸出實(shí)際上是一個(gè)階梯模擬信號(hào)?，F(xiàn)在，一些器件廠家 如美國(guó)的 AD公司，都在 DDS器件的芯片內(nèi)部集成了 DAC，這種結(jié)構(gòu)稱為 CompleteDDS，大大簡(jiǎn)化了 DDS的系統(tǒng)設(shè)計(jì) 。 xx 大學(xué)學(xué)士學(xué)位論文 9 DDS 的工作特點(diǎn) DDS 的原理使其具備了以下優(yōu)良的工作特點(diǎn) ： 如前所述 ， DDS的分辨率在 cf 固定時(shí)，取決于相位累加器的位數(shù) N，只要 N取足夠大，理論上可以獲得相應(yīng)的頻率分辨精度，這在傳統(tǒng)的頻率合成方法上是難以實(shí)現(xiàn)的。 在 DDS中，一個(gè)頻率的建立時(shí)間通常取決于濾波器的帶寬。 其影響因素有內(nèi)部數(shù)控振蕩器內(nèi)的工藝結(jié)構(gòu)、數(shù)模變換及其它可能的信號(hào)處理步驟產(chǎn)生的時(shí)延，其中數(shù)字信號(hào)處理部分的時(shí)延與時(shí)鐘周期相關(guān)。由于 DDS中無(wú)須相位反饋控制，因而頻率建立及切換快并且與頻率分辨率、頻譜純度相互獨(dú)立。 由于 DDS信號(hào)的頻率、相位、幅度均可由數(shù)字信號(hào)控制，所以可以通過預(yù)置內(nèi)部相位累加器的初始值來精確控制輸出信號(hào)，調(diào)幅時(shí)直接在 ROM表輸出端對(duì)幅度進(jìn)行控制，調(diào)相時(shí)在相位累加器輸出端直接加上調(diào)制信號(hào)即可，調(diào)頻可通過頻率控制字進(jìn)行，在進(jìn)行 CHIRP調(diào)制時(shí)，也只需在頻率控制字前再加 一個(gè)累加器即可。同時(shí)， DDS也非常易于實(shí)現(xiàn)如 PSK、 FSK等高精度的數(shù)字調(diào)制和正交調(diào)制。 DDS 中除了濾波器以外，幾乎所有的部件都屬于數(shù)字信號(hào)處理部件，系統(tǒng)易于集成，功耗低，體積小，重量輕 [6]。 DDS 的頻譜分析 在分析 DDS 的噪聲特性