【文章內(nèi)容簡(jiǎn)介】 ........................................................................... 6 相位累加器 ....................................................................................................................... 6 ROM 表設(shè)計(jì) ..................................................................................................................... 7 數(shù)模轉(zhuǎn)換器 ...................................................................................................................... 7 低通濾波器 ...................................................................................................................... 7 DDS 參數(shù)計(jì)算 ............................................................................................................................ 8 DDS 技術(shù)特點(diǎn) ........................................................................................................................... 8 本章小結(jié) .................................................................................................................................... 9 第三章 DDS 信號(hào)發(fā)生器系統(tǒng)設(shè)計(jì)方案 ................................................................................................. 10 系統(tǒng)總體結(jié)構(gòu) ........................................................................................................................... 10 外圍電路 .................................................................................................................................. 10 LCD 顯示接口 ............................................................................................................... 10 數(shù)模 轉(zhuǎn)換電路 ................................................................................................................. 11 DDS 模塊以及其它功能模塊的設(shè)計(jì) .......................................................................................... 12 相位累加器模塊 .............................................................................................................. 12 ROM 表設(shè)計(jì) ................................................................................................................... 12 xx 大學(xué)畢業(yè)設(shè)計(jì) (論文 ) 分頻模塊設(shè)計(jì) ................................................................................................................. 14 波形選擇模塊設(shè)計(jì) .......................................................................................................... 14 方波信號(hào)設(shè)計(jì) ................................................................................................................. 15 正弦波信號(hào)設(shè)計(jì) .............................................................................................................. 16 幅值調(diào)節(jié)模塊 ................................................................................................................. 17 LCD 驅(qū)動(dòng)模塊 ............................................................................................................... 17 系統(tǒng)頂層原理圖 ............................................................................................................ 18 本章小結(jié) ................................................................................................................................. 18 第四章系統(tǒng)軟件仿真及總體調(diào)試 ........................................................................................................... 19 Quartus II 開發(fā)流程 .................................................................................................................. 19 各模塊仿真波形 ....................................................................................................................... 22 信號(hào)發(fā)生器總體調(diào)試 ................................................................................................................ 25 本章小結(jié) .................................................................................................................................. 26 第五章 總結(jié)和展望 .............................................................................................................................. 27 參考文獻(xiàn) .............................................................................................................................................. 28 致謝 ..................................................................................................................................................... 29 附錄 ..................................................................................................................................................... 30 xx 大學(xué)畢業(yè)設(shè)計(jì) (論文 ) 1 第一章 引 言 課題背景及意義 課題研究背景 上個(gè)世紀(jì) 七十年代，在美國(guó)學(xué)術(shù)界產(chǎn)生了一種以全數(shù)字的頻率合成原理技術(shù)為本質(zhì)的想法，這種想法是由相位的概念引出并在此基礎(chǔ)上直接合成所需要合成輸出的波形的一種新理論，這就是被業(yè)界稱為的直接數(shù)字頻率合成技術(shù) —— DDS(Direct Digital Synthesizer)。 但由于當(dāng)時(shí)技術(shù)的局限，此技術(shù)應(yīng)用很少。近 30 年來(lái)，隨著 VLSI(VeryLarge Scale Integration)，超大規(guī)模集成電路 )、 FPGA(Field Programmable Gate Array 可編程門陣列 )、 CPLD(Complex Programmable Logic Device 復(fù)雜可編程器件 )等技術(shù)的出現(xiàn)以及對(duì) DDS 理論的深入理解，DDS 技術(shù)發(fā)展迅猛。 在最近的 20 年，為了滿足現(xiàn)代通信、先進(jìn)探測(cè)等技術(shù)對(duì)信號(hào)源的頻率穩(wěn)定度、頻譜 信號(hào)的純度以及可以輸出信號(hào)頻率范圍有著越來(lái)越高的要求。因此 ， 直接數(shù)字頻率合成 (DDS)得到非常多的使用。 課題研究意義 頻率合成器的作用在 現(xiàn)代電子系統(tǒng)中得到明顯的體現(xiàn)，在許多地方都有應(yīng)用 。比如，在雷達(dá)探測(cè)發(fā)射機(jī)的調(diào)制器載頻信號(hào)由他供應(yīng)，除此之外也為接收機(jī)提供信號(hào)；在測(cè)試儀器中，它可單獨(dú)作為標(biāo)準(zhǔn)信號(hào)源；不僅如此，在數(shù)字調(diào)制方面，它調(diào)制實(shí)現(xiàn) FSK、 QPSK、 BPSK ；在擴(kuò)頻通信領(lǐng)域，它可實(shí)現(xiàn) CDMA 工作方式，它還可以實(shí)現(xiàn)多種規(guī)律的跳頻模式。 在今天，電子技術(shù)應(yīng)用越來(lái)越廣泛，相應(yīng)地各領(lǐng)域?qū)︻l率控制器的要求也越來(lái)越具體，對(duì)頻率轉(zhuǎn)換速度、噪聲程度、頻率分辨的能力、器件的大小與能耗的多少等多種指標(biāo)提出了相對(duì)苛刻的要求。 直接頻率合成 (DDS)有輸出波 形靈活且相位連續(xù)、頻率穩(wěn)定度高、輸出頻率分辨率高、頻率轉(zhuǎn)換速度快、輸出噪聲低、集成度高、功耗低、體積小等特點(diǎn)，因此它受到越來(lái)越多的重視和運(yùn)用。 FPGA/CPLD 簡(jiǎn)介 的基本結(jié)構(gòu)及 PLD 的發(fā)展方向 [5] 的基本結(jié)構(gòu) CPLD 是 Complex Programmable Logic Device 的縮寫，其中文全稱是復(fù)雜可編程邏輯器件。 xx 大學(xué)畢業(yè)設(shè)計(jì) (論文 ) 2 CPLD 由可編程邏輯宏單元及相應(yīng)互連矩陣構(gòu)成。 (1)可編程邏輯單元 在 I/O 方面， CPLD 與 FPGA 基本是相同的，其與 FPGA 的主要不同在于，比 FPGA 相對(duì)簡(jiǎn)單，由此帶來(lái)的負(fù)面效應(yīng)是應(yīng)用范圍得到了限制，同時(shí)，頻率也相對(duì)較低。 (2)基本邏輯單元 CPLD 中，有一些單元的組成部分比較多，有與門陣列，或門陣列，以及相應(yīng)的觸發(fā)器。它們共同組成了基本邏輯單元，實(shí)際上它們即為宏單元。 在 CPLD 中，有個(gè)概念叫做乘積項(xiàng)，它本質(zhì)上是一個(gè)陣列。這個(gè)陣列輸出的多少則顯示了該 CPLD 的容量。 (3)布線矩陣 與 FPGA 相比， CPLD 對(duì)的布線比較簡(jiǎn)單，當(dāng)有功能程序輸入 CPLD 的 時(shí)候， CPLD 在內(nèi)部實(shí)際上是完成一個(gè)打節(jié)點(diǎn)的動(dòng)作，從而實(shí)現(xiàn)宏單元之間的聯(lián)系。也正是由于 CPLD 的布線比較簡(jiǎn)單，所以當(dāng)遇到一些特殊情況時(shí)，會(huì)難以布線。因?yàn)?CPLD 的布線是固定對(duì)的，所以從輸入到輸出的延時(shí)可以計(jì)算出來(lái)也是固定的，用 TPD 來(lái)表示延時(shí)，它是 C