【文章內(nèi)容簡介】 合。利用邏輯綜合工具，可將RTL方式描述的程序轉(zhuǎn)換成用基本邏輯元件表示的文件(門級網(wǎng)絡(luò)表)，也可將綜合結(jié)果以邏輯原理圖方式輸出，也就是說邏輯綜合結(jié)果相當(dāng)于在人工設(shè)計硬件電路時，根據(jù)系統(tǒng)要求畫出了系統(tǒng)的邏輯電原理圖。此后再對邏輯綜合結(jié)果在門電路級上進行仿真，并檢查時序關(guān)系，如果一切正常，那么系統(tǒng)的硬件設(shè)計基本結(jié)束，如果在某一層上仿真發(fā)現(xiàn)問題，就應(yīng)返回上一層，尋找和修改相應(yīng)的錯誤，然后再向下繼續(xù)未完的工作。由邏輯綜合工具產(chǎn)生門級網(wǎng)絡(luò)表后，在最終完成硬件設(shè)計時，還可以有兩種選擇:一種是由自動布線程序?qū)⒕W(wǎng)絡(luò)表轉(zhuǎn)換成相應(yīng)的ASIC芯片的制造工藝，定制ASIC芯片；第二種是將網(wǎng)絡(luò)表轉(zhuǎn)換成相應(yīng)的PLD編程碼點，利用PLD完成硬件電路的設(shè)計。EDA自上而下的設(shè)計方法具有以下主要特點:l)電路設(shè)計更趨合理硬件設(shè)計人員在設(shè)計硬件電路時使用PLD器件，就可自行設(shè)計所需的專用模塊，而無需受通用元器件的限制，從而使電路設(shè)計更趨合理，其體積和功耗也可大為縮小。2)用系統(tǒng)早期仿真自上而下的設(shè)計過程中，每級都進行仿真，從而可以在系統(tǒng)設(shè)計早期發(fā)現(xiàn)設(shè)計存在的問題，這樣就可以大大縮短系統(tǒng)的設(shè)計周期，降低費用。3)降低了硬件電路設(shè)計難度在使用傳統(tǒng)的硬件電路設(shè)計方法時，往往要求設(shè)計人員設(shè)計電路前應(yīng)寫出該電路的邏輯表達式和真值表(或時序電路的狀態(tài)表)，然后進行化簡等，這一工作是相當(dāng)困難和繁雜的，特別是在設(shè)計復(fù)雜系統(tǒng)時，工作量大也易出錯，如采用HDL語言，就可免除編寫邏輯表達式和真值表的過程，使設(shè)計難度大幅度下降，從而也縮短了設(shè)計周期。4)主要設(shè)計文件是用HDL語言編程的源程序在傳統(tǒng)的硬件電路設(shè)計中，最后形成的主要文件是電路原理圖，而采用HDL語言設(shè)計系統(tǒng)硬件電路時，主要的設(shè)計文件是用HDL語言編寫的程序。如果需要，也可以將HDL語言編寫源程序轉(zhuǎn)換成電路原理圖形式輸出。用HDL語言的源程序作為歸檔文件有很多好處:一是資料量小，便于保存。二是可繼承性好，當(dāng)設(shè)計其他硬件電路時，可以使用文件中的某些庫、進程和過程程序:三是閱讀方便，閱讀程序很容易看出某一硬件電路的工作原理和邏輯關(guān)系，而閱讀電路原理圖，推知其工作原理需要較多的硬件知識和經(jīng)驗，而且看起來也不那么一目了然。一個完整的FPGA/CPLD設(shè)計流程包括電路設(shè)計與輸入、功能仿真、綜合后仿真、實現(xiàn)、布線后仿真和下板調(diào)試等主要步驟，如圖32所示。其中電路設(shè)計與輸入是根據(jù)工程師的設(shè)計方法將所設(shè)計的功能描述給EDA軟件。常用的輸入方法有硬件描述語言(HDL)和原理圖設(shè)計輸入方法。原理圖設(shè)計輸入法在早期應(yīng)用比較廣泛，它根據(jù)設(shè)計要求，選用器件、繪制原理圖、完成輸入過程。這種方法的優(yōu)點是直觀、便于理解、元件庫資源豐富。但是在大型設(shè)計中，這種方法的可維護性較差，不利于模塊建設(shè)與重用。更主要的缺點是:當(dāng)所選用芯片升級換代后，所有的原理圖都要作相應(yīng)的改動。目前進行大型工程設(shè)計時，更常用的設(shè)計方法是HDL設(shè)計輸入法。其中影響最為廣泛的HDL語言是VHDL和VerilogHDL。它們的共同特點是利于自上而下的設(shè)計。利于模塊的劃分與復(fù)用，可移植性好，通用性好，設(shè)計不因芯片的工藝與結(jié)構(gòu)的變化而變化，更利于向定制的ASIC移植。波形輸入和狀態(tài)圖輸入方法是兩種常用的輔助設(shè)計輸入方法。使用波形輸入法時，只要繪制出激勵波形和輸出波形，EDA軟件就能自動地根據(jù)相應(yīng)關(guān)系進行設(shè)計。而使用狀態(tài)圖輸入法時，設(shè)計者只需畫出狀態(tài)轉(zhuǎn)意圖，EDA軟件就能生成相應(yīng)的HDL代碼或者原理圖，使用十分方便。電路設(shè)計完成后，要用專用的仿真工具對設(shè)計進行功能仿真，驗證電路是否符合設(shè)計要求。功能仿真有時也被稱為前仿真。常用的仿真工具有Model Tech公司的MedelSim，Synopsys公司的VCS，Cadence公司的NCverilog和NCVHDL，Aldec公司的Active HDL等。通過仿真能及時發(fā)現(xiàn)設(shè)計中的錯誤，加快設(shè)計進度，提高設(shè)計的可靠性。圖32完整的FPGA設(shè)計流程綜合優(yōu)化(synthesize)是指將HDL語言、原理圖等設(shè)計輸入翻譯成由與、或、非門，RAM，寄存器等基本邏輯單元組成的邏輯連接(網(wǎng)表)，并根據(jù)目標(biāo)與要求(約束條件)優(yōu)化成所生成的邏輯連接，輸出edf和edn等文件，供FPGA/CPLD廠家的布局布線器進行實現(xiàn)。常用的專業(yè)綜合優(yōu)化工具有Synplicity公司的syplify/synplify Pro、Amplify，Synopsys公司的FPGA CompilerII，Exemplar Logic公司出品的LenonardSpectrum等，另外，F(xiàn)PGA/CPLD廠商的集成開發(fā)環(huán)境也帶有一些綜合工具。綜合完成后需要檢查綜合結(jié)果是否與原設(shè)計一致，需要做綜合后仿真。在仿真時，把綜合生成的延時文件反標(biāo)到綜合仿真模型中，可估計門延時帶來的影響。綜合后仿真與布線后的實際情況還有一定的差距，并不十分準確。這種仿真的主要目的是在于檢查綜合器的綜合結(jié)果是否與設(shè)計輸入一致。綜合結(jié)果的本質(zhì)一些由與、或、非門，觸發(fā)器，RAM等基本邏輯單元組成的邏輯網(wǎng)表，它與芯片實際的配置情況還有較大差距。此時應(yīng)該使用FPGA/CPLD廠商提供的工具軟件，根據(jù)所選芯片的型號，將綜合輸出的邏輯網(wǎng)表適配到具體FPGA/CPLD器件上，這個過程就叫做實現(xiàn)。一般實現(xiàn)分為翻譯(Translate)、映射(Map)、布局布線(plaeeamp。Route)等三個步驟。因為只有器件開發(fā)商最了解器件的內(nèi)部結(jié)構(gòu)，所以實現(xiàn)步驟必須選用器件開發(fā)商提供的工具軟件。布局布線之后該做時序仿真，時序仿真中應(yīng)該將布局布線的時延文件反標(biāo)到設(shè)計中，即仿真既包含門延時，又包含線延時信息。與前面各種仿真相比，這種后仿真包含的延時信息最為全面、準確，能較好地反映芯片的實際工作情況。設(shè)計開發(fā)的最后步驟就是在線調(diào)試或者將生成的配置文件寫入芯片進行測試。如果仿真步驟出現(xiàn)問題，就需要根據(jù)錯誤的定位返回到相應(yīng)的步驟更改或者重新設(shè)計。(HDL)介紹HDL(Hardware Description Language硬件描述語言)是一種用形式化方法描述數(shù)字電路和系統(tǒng)的語言。利用這種語言，數(shù)字電路系統(tǒng)的設(shè)計可以從上層到下層(從抽象到具體)逐層描述自己的設(shè)計思想，用一系列分層次的模塊來表示極其復(fù)雜的數(shù)字系統(tǒng)。然后，利用EDA工具，逐層進行仿真驗證，再把其中需要變?yōu)閷嶋H電路的模塊組合，經(jīng)過自動綜合工具轉(zhuǎn)換到門級電路網(wǎng)表。接下去，再用專用集成電路ASIC或現(xiàn)場可編程門陣列FPGA自動布局布線工具，把網(wǎng)表轉(zhuǎn)換為要實現(xiàn)的具體電路布線結(jié)構(gòu)。目前，這種高層次(highleveldesign)的方法已被廣泛采用。據(jù)統(tǒng)計，目前在美國硅谷約有90%以上的ASIC和FPGA采用硬件描述語言進行設(shè)計。硬件描述語言HDL的發(fā)展至今已有20多年的歷史，并成功地應(yīng)用于設(shè)計的各個階段:建模、仿真、驗證和綜合等。到20世紀80年代，已出現(xiàn)了上百種硬件描述語言，對設(shè)計自動化曾起到了極大的促進和推動作用。但是，這些語言一般各自面向特定的設(shè)計領(lǐng)域和層次，而且眾多的語言使用戶無所適從。因此，急需一種面向設(shè)計的多領(lǐng)域、多層次并得到普遍認同的標(biāo)準硬件描述語言。20世紀80年代后期，VHDL和VerilogHDL語言適應(yīng)了這種趨勢的要求，先后成為IEEE標(biāo)準。 VHDL語言早在1980年，因為美國軍事工業(yè)需要描述電子系統(tǒng)的方法，美國國防部開始進行VHDL的開發(fā)。1987年，由IEEE(Institute of Electrical，and Electronics Engineers)將VHDL制定為標(biāo)準。參考手冊為IEEEVHDL語言參考手冊標(biāo)準草案1076/B版，于1987年批準，稱為IEEE10761987。應(yīng)當(dāng)注意，起初VHDL只是作為系統(tǒng)規(guī)范的一個標(biāo)準，而不是為設(shè)計而制定的。第二個版本是在1993年制定的，稱為VHDL93，增加了一些新的命令和屬性。雖然有“VHDL是一個4億美元的錯誤”這樣的說法，但VHDL畢竟是1995年以前唯一制訂為標(biāo)準的硬件描述語言，這是不爭的事實和優(yōu)勢。但同時它確實比較麻煩，而且其綜合庫至今也沒有標(biāo)準化，不具有晶體管開關(guān)級的描述能力和模擬設(shè)計的描述能力。目前的看法是，對于特大型的系統(tǒng)級數(shù)字電路設(shè)計，VHDL是較為合適的。語言VerilogHDL是在1983年，由GDA(Gateway Design Automation)公司的Phil Moor by首創(chuàng)的。Phil Moor by后來成為VerilogXL的主要設(shè)計者和Cadence公司的第一合伙人。在19841985年，PhilMoorby設(shè)計出了第一個名為VerilogXL的仿真器。1986年，他對VerilogHDL的發(fā)展又做出了另一個巨大的貢獻:提出了用于快速門級仿真的XL算法。Verilog可用于從開關(guān)級到算法級的多個抽象設(shè)計層次的數(shù)字設(shè)計的建模。該語言提供了一整套功能強大的基元集，包括邏輯門和用戶定義的基元。并提供了豐富的結(jié)構(gòu)，這些結(jié)構(gòu)不僅用于硬件的并發(fā)行為的建模，而且用于硬件的時序特性和結(jié)構(gòu)的建模。也可以通過編程語言接口(PLI)對該語言進行擴展Verilog語言從誕生起就與生產(chǎn)實際緊密結(jié)合在一起，具有結(jié)構(gòu)清晰、文法簡明、功能強大、高速模擬和多庫支持等優(yōu)點，并獲得許多工具的支持，深受用戶的喜愛。據(jù)報道，全世界近90%的半導(dǎo)體公司都使用Verilog作為硬件描述語言。Verilog實際上是IC行業(yè)的標(biāo)準，特別是在1995年12月被IEEE接納為正式標(biāo)準后，它成為了一種很有競爭力的硬件描述語言。4 系統(tǒng)硬件電路實現(xiàn)硬件設(shè)計中，所遵循的原則是:盡量使電路簡單和模塊化，并充分利用軟件智能化功能。因為硬件多了，不但增加體積和成本，而且也使系統(tǒng)的可靠性和性價比下降。本設(shè)計遵循這一原則，在實現(xiàn)硬件電路功能的前提下，盡量簡化硬件電路設(shè)計。并將設(shè)計清晰地分成多個模塊。圖41系統(tǒng)硬件結(jié)構(gòu)圖整個系統(tǒng)設(shè)計分為控制電路和數(shù)據(jù)處理電路兩大部分，控制電路以Intel公司的80C196KC單片機為核心，加上一些外圍電路組成，主要完成人機對話、數(shù)據(jù)接口、顯示信息以及控制數(shù)據(jù)處理電路工作等功能。數(shù)據(jù)處理電路以Altera公司的FPGA芯片為核心，結(jié)合D/A轉(zhuǎn)換器以及低通濾波器，實現(xiàn)DDS數(shù)據(jù)處理，完成任意波形的輸出。整個系統(tǒng)的工作過程是:首先單片機通過串口通信或鍵盤輸入得到命令，然后將要生成波形的參數(shù)數(shù)據(jù)送入FPGA芯片，最后控制啟動FPGA芯片工作。FPGA芯片完成DDS數(shù)據(jù)處理功能。將波形幅值數(shù)據(jù)送入第一個D/A轉(zhuǎn)換器，其輸出作為第二個D/A轉(zhuǎn)換器的參考電壓，以達到控制輸出波形幅值的目的。將波形數(shù)據(jù)送入第二個D/A轉(zhuǎn)換器，以實現(xiàn)任意波形的輸出。在圖41中，我們可以看到控制電路的核心是單片機，整個儀器的控制、通信、啟動DDS處理芯片等任務(wù)都是通過單片機來管理和協(xié)調(diào)的，因此單片機及外圍電路的設(shè)計非常重要。自單片機問世以來，至今已有上百種型號的單片機產(chǎn)品。它們在開發(fā)工具的支持下，用途已滲入各行各業(yè)，成為電腦技術(shù)中一支發(fā)展最快、應(yīng)用最廣的主力軍。按單片機內(nèi)部寄存器的數(shù)據(jù)寬度來劃分，目前常用的單片機有四位、八位、十六位和三十二位四種。其中過去幾年用得最多的是八位機，目前十六位機是主要發(fā)展方向，四位機只用于少數(shù)場合，三十二位機目前在國內(nèi)用得較少。若按單片機的系列來劃分，最令電子工作者感興趣的單片機是下面幾大系列: 它是INTEL公司最早推出且產(chǎn)量最大的系列產(chǎn)品。其他公司(如PHILIPS和SIEMENS等)目前也可提供這類產(chǎn)品。 它是SGSTHOMSON公司的單片機系列產(chǎn)品。 PIC是外部接口控制器(Peripheral Interface Controller)的簡稱，它是Arizona Microchip Technology公司的單片機產(chǎn)品。Parallax公司著名的Basic Stamp單片機就是PIC的源產(chǎn)品。 它是Motorola公司最受歡迎的單片機系列產(chǎn)品。 它是TI公司的數(shù)字信號處理微處理器(DSP)系列產(chǎn)品。面對種類繁多，性能、價格差別較大的單片機市場，在選擇機型時，應(yīng)著重考慮以下幾點:首先要有性能良好的開發(fā)工具，因為單片機自身無開發(fā)和編程能力，必須借助開發(fā)工具來實現(xiàn)，具有某一型號的開發(fā)工具是選擇機型的首要條件。其次，所選擇的單片機最容易實現(xiàn)產(chǎn)品(或應(yīng)用系統(tǒng))的技術(shù)指標(biāo)。再者，該單片機市場貨源充足，并能及時得到技術(shù)支持。本文在設(shè)計時選用了Intel公司的80C196KC單片機，是出于以下幾方面的考慮:l 80C196KC是CHMOS高性能16位單片機中的一個新分支，是當(dāng)今世界上具有最高性能的單片微型計算機之一，它的CPU在結(jié)構(gòu)上的最大特點是:沒有采用習(xí)慣的累加器結(jié)構(gòu)，改用寄存器寄存器結(jié)構(gòu)，CPU的操作直接面向256字節(jié)的寄存器空間，消除了一般結(jié)構(gòu)中存在的累加器瓶頸效應(yīng)，提高了操作速度和數(shù)據(jù)的吞吐能力。16位CPU支持位、字節(jié)和字操作，部分指令中還支持32位的雙字節(jié)操作。例如:32位除16位操作。80C196KC是16位總線單片機，在內(nèi)部16位運算時，具有指令簡單，運算速度快等特點，它執(zhí)行指令的速度相當(dāng)于8096/8098的兩倍。同時，在外部接線上，又可以按照8位總線方式連接，這對于熟悉51系列單片機的開發(fā)人員容易上手。l 80C196KC內(nèi)部集成16K的內(nèi)部存儲器，其地址為20005FFF?？墒∪ネ獠砍绦虼鎯ζ?，節(jié)省成本。l 80C196KC還將A/D轉(zhuǎn)換器、定時器、高速輸入/高速輸出、時鐘發(fā)生器、特殊功能寄存器和脈寬調(diào)制輸出PWM集成在片內(nèi)，這樣一塊單片機芯片只要少量外圍電路就可實現(xiàn)微型計算機的基本功能。l 80C196KC的中斷源為28個，對應(yīng)16個中斷矢量，而這些中斷矢量又對應(yīng)著多個中斷事件，可處理20多個中斷事件。l 在本地就能方便地買到，可得到銷售商的技術(shù)支持。l 具備功能強大的模擬調(diào)試軟件，免去了購置價格昂貴的在線仿真機，配上價格不高的編程器，即構(gòu)成一套性價比較高的開發(fā)系統(tǒng)。 80C196KC單片機介紹芯片配置寄存器CCR用來存放有關(guān)總線運行方式的信息，它是一個特殊的專用寄存器，并不屬于內(nèi)部RAM寄存器，因此在工作時無法通過對內(nèi)部RAM訪問來改變CCR的內(nèi)容。CCR的內(nèi)容由用戶寫入2