【文章內容簡介】 零也為高的時候， CLK的上升沿將數(shù)據(jù)線上的 8bit數(shù)據(jù)鎖存進該模塊中，當鎖存完 4個字節(jié)的數(shù)據(jù)后，自動將這四個字節(jié)按照先寫入的在高位的順序組合成一個 32bit的數(shù)輸出在DOUT[31．． O]上。 該模塊的 VHDL語言描述如下： library ieee。 use 。 use 。 entity 1nputregaaa is port(din:in std logic_vector(7 downto 0)。 dout： out std_logic_vectoF(31 downto 0)。 clr： in std_logic。 en： in std_logic。 clk： in std_logic)。 end entity。 architecture behav of inputregaaa is 本科畢業(yè)設計說明書（論文） 第 16 頁 共 29 頁 signal temp： std_logic_vector(23 downto O)。 type nature is range 0 to 3。 begin process(clk， en) variable step:nature： =O。 begin if(clr=’ 0’ then dout=’ 00000000000000000000000000000000’ 。 elsif(clk’ event and clk=’ l’ )then if(en=’ l’ )then case step is when O=temp(23 downto 16)=din。 step： =step十 l。 when l=temp(15 downto 8)=din。 step： =step十 l。 when 2=temp(7 downto 0)=din。 when 2=temp(7 downto O)=din。 step： =step十 l。 when 3=dout=tempamp。din。 step： =step十 l。 end case： else step： =O。 end if。 end if。 end process。 end behave。 4． 3． 3 地址發(fā)生器設計 地址發(fā) 生 器模塊包含 相 位累加器和 相 位控制 器， 其中相位累加器是一個帶有累 加功能的 32位 加法器。 該 模塊有三個輸入一個輸出 , 共有 12位地址線 ，如圖 。根 本科畢業(yè)設計說明書（論文） 第 17 頁 共 29 頁 據(jù)頻率系數(shù) n的不同，產(chǎn)生不同步進的地址間隔。 圖 地址發(fā)生器模塊 累加器采用流水線結構來實現(xiàn)，簡單而言，就是把一個位數(shù)很長的加法，拆成 N個位數(shù)較短的加法，在 N個時鐘周期內做完，然后輸出結果， N就是流水線的級數(shù)。采用流水線結構以后，由于加法器的字長變短了，對于 FPGA來講，加法器字長變短，對于提高工作頻率是十分有幫助的。當然，流水線結構的使用，并不能無限制地提高電路的工作速度，這是因為 ，流水線結構是一種用電路規(guī)模換取工作速度的設計方法，提高工作速度的代價是電路設計的復雜化。流水線結構累加器要比普通的累加器結構復雜得多，由于累加不在一個時鐘周期內完成，內部需要大量的寄存器保存中間變量。隨著流水級數(shù)的提高，電路復雜程度將大大增加，當電路的復雜程度達到一定量級的時候，流水線所帶來的性能改進，和電路本身由于結構復雜所帶來的性能下降相抵消的時候，流水線結構就不再具有提高電路工作頻率的作用了。 采用 基于流水線技術的加法器與寄存器結合在一起的相位累加器設計。八位相位累加器的四級流水線設計，加法器采用 5級鎖存， 4級加法，最前的一級實現(xiàn) 2位數(shù)的相加，后面 3級加法器實現(xiàn) 2位數(shù)與一個進位的相加，整個加法器的速度由 2位加法器決定。 4． 3． 4 波形數(shù)據(jù)存儲器設計 波形數(shù)據(jù) ROM就是存放波形數(shù)據(jù)的存儲器 ，如圖 。 本科畢業(yè)設計說明書（論文） 第 18 頁 共 29 頁 圖 ROM模塊 大多波形發(fā)生器產(chǎn)品都將波形數(shù)據(jù)存放在外部的 ROM中，這樣使得各部分結構清晰，測試、維護更加方便，但由于 ROM本身讀取速度慢的缺點，使得整個系統(tǒng)性能下降，工作頻率 F降，為了解決以上問題，本設計使用的是用 FPGA設計出 ROM，在 FPGA中存放波形數(shù)據(jù)。當在波形 ROM中固 化所需波形的一個周期的幅度值后，由地址發(fā)生器產(chǎn)生的地址對波形 ROM尋址，依次可取出送至 D／ A轉換及濾波后即可得到所需的模擬波形輸出。 D／ A轉換器電路的設計 從波形 ROM中讀出的幅度量化數(shù)據(jù)還只是一個數(shù)字信號，要得到最后的輸出信號必須經(jīng) 過 數(shù)模轉換 器 。 因此 在波形 ROM 之 后 要設 計 一 個 D／ A 轉換 電路 。將數(shù)據(jù)用時鐘的上升沿打入輸入鎖存器，相應的模擬數(shù)據(jù)就會立即更新。 DDS 輸出的幅度量化序列經(jīng)過波形量化序列轉化成了差分信號。再經(jīng)過一個低通濾波器 ， 就可以得到一個光滑的波形。 外圍 電路 設計 本科畢業(yè)設計說明書（論文） 第 19 頁 共 29 頁 外圍電路圖 圖 FPGA外圍電路 如圖 ， 是 由 DAC0832 芯片 構成 FPGA 輸出的數(shù)模轉換電路。 差分放大電路 圖 差分放大電路圖 本科畢業(yè)設計說明書（論文） 第 20 頁 共 29 頁 結 論 本文完成了任意波形發(fā)生器的設計，使用 LabVIEW圖形化語言完成了任意波形的生成， 利用了計算機的強大功能，把傳統(tǒng)儀器的設計、編輯都放到計算機上完成，并通過串口傳輸數(shù)據(jù)。 對數(shù)字直接頻率合成技術進行了研究，數(shù)字直接頻率合成技術在相對帶寬、頻率轉換時間、相位連續(xù)性、正交輸出、高分辨率及集成化等一系列性能指標方面遠遠超過了傳統(tǒng)頻率合成技術所能達到的水平。 用 FPGA來實現(xiàn)任意波形發(fā)生器的核心部分，掌握了基于 FPGA的硬件 電路 設計，將整個系統(tǒng)分成若干個模塊進行設計，模塊采用 VHDL語言編程來實現(xiàn)。 本科畢業(yè)設計說明書（論文） 第 21 頁 共 29 頁 致 謝 在畢業(yè)論文完成之時，首先要感謝我的導師吳健老師。 吳健老師以其淵博的學識，豐富的經(jīng)驗在本課題的開題、研究過程、及論文撰寫各個階段給予了我悉心的指導。在課題的進展過程中，吳老師傾注了大量心血，吳老師嚴謹求實的治學態(tài)度，腳踏實地的工作作風給我留下了深刻的 印象，使我受益匪淺，我的進步離不開吳老師的教誨 。 感謝測控班的同學們，他們解決了我設計過程中遇到的許多問題，是我克服了困難，順利完成了課題設計。 感謝所有幫助過我的人。 本科畢業(yè)設計說明書（論文） 第 22 頁 共 29 頁 參 考 文 獻 [1] 林占江 , 林放 ,等 . 電子測量儀器原理與使用 [M]. 北京 ： 電子工業(yè)出版社 ，2021. [2] 張世箕 . 自動測試系統(tǒng) [M]. 成都 : 電子科技大學出版社 ,1994. [3] 劉慶雄 . 低頻信號發(fā)生器 [M]. 北京： 水利電力出版社 ， 1987. [4] 張 倫 . 現(xiàn)代電子測量基礎 [M]. 北京 ： 中國計量出版社 ， 1995. [5] 袁淵，古軍．虛擬儀器基礎教程 [M]．西安：西安電子科技大學出版社， 2021. [6] 王執(zhí)泉．基于 Web服務的虛擬儀器 [J]．儀表技術， 2021(2)： 3739. [7] 江偉 , 王元中 . 基于 FPGA的 DDS的設計與實現(xiàn) [J]. 電子技術 ,2021(2): 2425, 40. [8] 朱明程． FPGA原理及應用設計 [M]. 北京：北京電子工業(yè)出版社， 1994. [9] 王敏銀 . 數(shù)字電路邏輯設計 (脈沖與數(shù)字電路第三版 )[M]. 北京 : 高等教育出版社， 1999. [10] 胡生清，幸罔全．未來的儀器儀表 —— 虛擬儀器 [J]．自動化與儀表， 1999， 14(6)： 57. [11] EDA 先鋒工作室 . Altera FPGA/CPLD 設計 (基礎篇 )[M]. 北京： 人民郵電出版 社， 2021. [12] 徐志軍． CPLD／ FPGA的開發(fā)與運用 [M]．北京：電子工業(yè)出版社， 2OO2. [13] 楊樂平．自動化測試與虛擬儀器技術 [M]．北京：科學出版社， 2021. [14] 李洪偉，袁斯華．基于 QuartusⅡ 的 FPGA／ CPID設計 [M]．北京：電子工業(yè)出版社， 2021. [15] 褚振勇 ， 齊亮 ， 等 . FPGA 設計及應用（第二版） [M]. 西安 ： 電子科技大學出版社 ， 2021. [16] Nasatdm， E1sadekha， Ghalih． Single feed pact quad— band PIFA antenna for wireless munication applications[J]． IE EE Trans Antennas Propagat Lett， 2021， 53(8)： 263l一 2635． [17] Liu ZD， Hall P， Wake D． Dualfrequency planar invertedF antenna[J]. IEEE Trans Antennas Propagat,1997,45(10):14511459. 本科畢業(yè)設計說明書（論文） 第 23 頁 共 29 頁 附 錄 :FPGA 總體設計程序 Library ieee。 use 。 use 。 use 。 entity mine4 is port(clk : in std_logic。 set, clr, up, down, zu, zd : in std_logic。 posting : in std_logic。 u0,d0,sw : in std_logic。 ss : in std_logic_vector( 3 downto 0 )。 sss: in std_logic_vector( 4 downto 0 )。 Data3, Data2, Data1,Data0 : in std_logic_vector( 3 downto 0 )。 P180 : out std_logic。 lcd :out std_logic_vector(7 downto 0)。 shift : out std_logic_vector(3 downto 0)。