【文章內(nèi)容簡(jiǎn)介】 零也為高的時(shí)候， CLK的上升沿將數(shù)據(jù)線上的 8bit數(shù)據(jù)鎖存進(jìn)該模塊中，當(dāng)鎖存完 4個(gè)字節(jié)的數(shù)據(jù)后，自動(dòng)將這四個(gè)字節(jié)按照先寫(xiě)入的在高位的順序組合成一個(gè) 32bit的數(shù)輸出在DOUT[31．． O]上。 該模塊的 VHDL語(yǔ)言描述如下： library ieee。 use 。 use 。 entity 1nputregaaa is port(din:in std logic_vector(7 downto 0)。 dout： out std_logic_vectoF(31 downto 0)。 clr： in std_logic。 en： in std_logic。 clk： in std_logic)。 end entity。 architecture behav of inputregaaa is 本科畢業(yè)設(shè)計(jì)說(shuō)明書(shū)（論文） 第 16 頁(yè) 共 29 頁(yè) signal temp： std_logic_vector(23 downto O)。 type nature is range 0 to 3。 begin process(clk， en) variable step:nature： =O。 begin if(clr=’ 0’ then dout=’ 00000000000000000000000000000000’ 。 elsif(clk’ event and clk=’ l’ )then if(en=’ l’ )then case step is when O=temp(23 downto 16)=din。 step： =step十 l。 when l=temp(15 downto 8)=din。 step： =step十 l。 when 2=temp(7 downto 0)=din。 when 2=temp(7 downto O)=din。 step： =step十 l。 when 3=dout=tempamp。din。 step： =step十 l。 end case： else step： =O。 end if。 end if。 end process。 end behave。 4． 3． 3 地址發(fā)生器設(shè)計(jì) 地址發(fā) 生 器模塊包含 相 位累加器和 相 位控制 器， 其中相位累加器是一個(gè)帶有累 加功能的 32位 加法器。 該 模塊有三個(gè)輸入一個(gè)輸出 , 共有 12位地址線 ，如圖 。根 本科畢業(yè)設(shè)計(jì)說(shuō)明書(shū)（論文） 第 17 頁(yè) 共 29 頁(yè) 據(jù)頻率系數(shù) n的不同，產(chǎn)生不同步進(jìn)的地址間隔。 圖 地址發(fā)生器模塊 累加器采用流水線結(jié)構(gòu)來(lái)實(shí)現(xiàn)，簡(jiǎn)單而言，就是把一個(gè)位數(shù)很長(zhǎng)的加法，拆成 N個(gè)位數(shù)較短的加法，在 N個(gè)時(shí)鐘周期內(nèi)做完，然后輸出結(jié)果， N就是流水線的級(jí)數(shù)。采用流水線結(jié)構(gòu)以后，由于加法器的字長(zhǎng)變短了，對(duì)于 FPGA來(lái)講，加法器字長(zhǎng)變短，對(duì)于提高工作頻率是十分有幫助的。當(dāng)然，流水線結(jié)構(gòu)的使用，并不能無(wú)限制地提高電路的工作速度，這是因?yàn)?，流水線結(jié)構(gòu)是一種用電路規(guī)模換取工作速度的設(shè)計(jì)方法，提高工作速度的代價(jià)是電路設(shè)計(jì)的復(fù)雜化。流水線結(jié)構(gòu)累加器要比普通的累加器結(jié)構(gòu)復(fù)雜得多，由于累加不在一個(gè)時(shí)鐘周期內(nèi)完成，內(nèi)部需要大量的寄存器保存中間變量。隨著流水級(jí)數(shù)的提高，電路復(fù)雜程度將大大增加，當(dāng)電路的復(fù)雜程度達(dá)到一定量級(jí)的時(shí)候，流水線所帶來(lái)的性能改進(jìn)，和電路本身由于結(jié)構(gòu)復(fù)雜所帶來(lái)的性能下降相抵消的時(shí)候，流水線結(jié)構(gòu)就不再具有提高電路工作頻率的作用了。 采用 基于流水線技術(shù)的加法器與寄存器結(jié)合在一起的相位累加器設(shè)計(jì)。八位相位累加器的四級(jí)流水線設(shè)計(jì)，加法器采用 5級(jí)鎖存， 4級(jí)加法，最前的一級(jí)實(shí)現(xiàn) 2位數(shù)的相加，后面 3級(jí)加法器實(shí)現(xiàn) 2位數(shù)與一個(gè)進(jìn)位的相加，整個(gè)加法器的速度由 2位加法器決定。 4． 3． 4 波形數(shù)據(jù)存儲(chǔ)器設(shè)計(jì) 波形數(shù)據(jù) ROM就是存放波形數(shù)據(jù)的存儲(chǔ)器 ，如圖 。 本科畢業(yè)設(shè)計(jì)說(shuō)明書(shū)（論文） 第 18 頁(yè) 共 29 頁(yè) 圖 ROM模塊 大多波形發(fā)生器產(chǎn)品都將波形數(shù)據(jù)存放在外部的 ROM中，這樣使得各部分結(jié)構(gòu)清晰，測(cè)試、維護(hù)更加方便，但由于 ROM本身讀取速度慢的缺點(diǎn)，使得整個(gè)系統(tǒng)性能下降，工作頻率 F降，為了解決以上問(wèn)題，本設(shè)計(jì)使用的是用 FPGA設(shè)計(jì)出 ROM，在 FPGA中存放波形數(shù)據(jù)。當(dāng)在波形 ROM中固 化所需波形的一個(gè)周期的幅度值后，由地址發(fā)生器產(chǎn)生的地址對(duì)波形 ROM尋址，依次可取出送至 D／ A轉(zhuǎn)換及濾波后即可得到所需的模擬波形輸出。 D／ A轉(zhuǎn)換器電路的設(shè)計(jì) 從波形 ROM中讀出的幅度量化數(shù)據(jù)還只是一個(gè)數(shù)字信號(hào)，要得到最后的輸出信號(hào)必須經(jīng) 過(guò) 數(shù)模轉(zhuǎn)換 器 。 因此 在波形 ROM 之 后 要設(shè) 計(jì) 一 個(gè) D／ A 轉(zhuǎn)換 電路 。將數(shù)據(jù)用時(shí)鐘的上升沿打入輸入鎖存器，相應(yīng)的模擬數(shù)據(jù)就會(huì)立即更新。 DDS 輸出的幅度量化序列經(jīng)過(guò)波形量化序列轉(zhuǎn)化成了差分信號(hào)。再經(jīng)過(guò)一個(gè)低通濾波器 ， 就可以得到一個(gè)光滑的波形。 外圍 電路 設(shè)計(jì) 本科畢業(yè)設(shè)計(jì)說(shuō)明書(shū)（論文） 第 19 頁(yè) 共 29 頁(yè) 外圍電路圖 圖 FPGA外圍電路 如圖 ， 是 由 DAC0832 芯片 構(gòu)成 FPGA 輸出的數(shù)模轉(zhuǎn)換電路。 差分放大電路 圖 差分放大電路圖 本科畢業(yè)設(shè)計(jì)說(shuō)明書(shū)（論文） 第 20 頁(yè) 共 29 頁(yè) 結(jié) 論 本文完成了任意波形發(fā)生器的設(shè)計(jì)，使用 LabVIEW圖形化語(yǔ)言完成了任意波形的生成， 利用了計(jì)算機(jī)的強(qiáng)大功能，把傳統(tǒng)儀器的設(shè)計(jì)、編輯都放到計(jì)算機(jī)上完成，并通過(guò)串口傳輸數(shù)據(jù)。 對(duì)數(shù)字直接頻率合成技術(shù)進(jìn)行了研究，數(shù)字直接頻率合成技術(shù)在相對(duì)帶寬、頻率轉(zhuǎn)換時(shí)間、相位連續(xù)性、正交輸出、高分辨率及集成化等一系列性能指標(biāo)方面遠(yuǎn)遠(yuǎn)超過(guò)了傳統(tǒng)頻率合成技術(shù)所能達(dá)到的水平。 用 FPGA來(lái)實(shí)現(xiàn)任意波形發(fā)生器的核心部分，掌握了基于 FPGA的硬件 電路 設(shè)計(jì)，將整個(gè)系統(tǒng)分成若干個(gè)模塊進(jìn)行設(shè)計(jì)，模塊采用 VHDL語(yǔ)言編程來(lái)實(shí)現(xiàn)。 本科畢業(yè)設(shè)計(jì)說(shuō)明書(shū)（論文） 第 21 頁(yè) 共 29 頁(yè) 致 謝 在畢業(yè)論文完成之時(shí)，首先要感謝我的導(dǎo)師吳健老師。 吳健老師以其淵博的學(xué)識(shí)，豐富的經(jīng)驗(yàn)在本課題的開(kāi)題、研究過(guò)程、及論文撰寫(xiě)各個(gè)階段給予了我悉心的指導(dǎo)。在課題的進(jìn)展過(guò)程中，吳老師傾注了大量心血，吳老師嚴(yán)謹(jǐn)求實(shí)的治學(xué)態(tài)度，腳踏實(shí)地的工作作風(fēng)給我留下了深刻的 印象，使我受益匪淺，我的進(jìn)步離不開(kāi)吳老師的教誨 。 感謝測(cè)控班的同學(xué)們，他們解決了我設(shè)計(jì)過(guò)程中遇到的許多問(wèn)題，是我克服了困難，順利完成了課題設(shè)計(jì)。 感謝所有幫助過(guò)我的人。 本科畢業(yè)設(shè)計(jì)說(shuō)明書(shū)（論文） 第 22 頁(yè) 共 29 頁(yè) 參 考 文 獻(xiàn) [1] 林占江 , 林放 ,等 . 電子測(cè)量?jī)x器原理與使用 [M]. 北京 ： 電子工業(yè)出版社 ，2021. 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