【文章內(nèi)容簡介】 S 這種方法產(chǎn)生任意波是一種簡單、低成本的方法，通過增加波形點數(shù)可以使輸出達到很高的精度，這都是其他方法所無法比擬的。 自 80 年代以來各國都在研制 DDS 產(chǎn)品，并廣泛的應(yīng)用于各個領(lǐng)域。其中以 AD 公司 的產(chǎn)品比較有代表性。如 AD700 AD9850、AD985 AD985 AD9858 等。 其系 統(tǒng)時鐘頻率從 3OMHz 到 300MHz不等，其中的 AD9858 系統(tǒng)時鐘更是達到了 1GHz。這些芯片還具有調(diào)制功能。如 AD70OS 可以產(chǎn)生正交調(diào)制信號，而 AD9852 也可 以產(chǎn)生 FSK、 PSK、線性調(diào)頻以及幅度調(diào)制的信號。這些芯片集成度高內(nèi)部都集 成了 D/A 轉(zhuǎn)換器，精度最高可達 12bit。同時都采用了一些優(yōu)化設(shè)計來提高性能。如 這些 芯片中大多采用了流水技術(shù)，通過流水技術(shù)的使用，提高了相位累加器的工作頻 率， 從而使得 DDS 芯片的輸出頻率可以進一步提高。通過運用流水技術(shù)在保證相位 累加 器工作頻率的前提下，相位累加器的字長可以設(shè)計得更長，如 AD9852的相位累 加器 達到了 48 位。而不是之前型號的 32 位，這樣輸出信號的頻率分辨率大大提高了。 同時 為了抑止雜散，這些芯片大多采用了隨機抖動法提高無雜散動態(tài)范圍 (這是由于 DDS 的周期性，輸出雜散頻譜往往表現(xiàn)為離散譜線，隨機抖動技術(shù)使離散譜線均勻 化，從而提高輸出頻譜的無雜散動態(tài)范圍 )。 運用 DDS 技術(shù)生產(chǎn)的 DDS 任意波型信號發(fā)生器是較新的一類信號源，并且已經(jīng)廣泛投入使用。它不僅能產(chǎn)生傳統(tǒng)函數(shù)信號發(fā)生器能產(chǎn)生的正弦波、方波、三角波、鋸齒波，還可以產(chǎn)生任意編輯的波形。由于 DDS 的自身特點，還可以很容易的產(chǎn)生一些數(shù)字 調(diào)制信號，如 FSK、 PSK 等。一些高端的信號發(fā)生器甚至可以產(chǎn)生通訊信 號。同時輸出波形的頻率分辨率、頻率精度等指標也有很大的提高。如 HP 公司的 HP33120 可以產(chǎn)生 10mHz 一 15MHz 的正弦波和方波。同時還可以產(chǎn)生 10mHz 一 5MHz 的任意波形。任意波形深度 16000點。采樣率 40M，還具備了調(diào)制功能，可以產(chǎn)生 AM、 FM、 F sK、碎發(fā)、掃頻等信號。 HP 公司的 HP33250 可以產(chǎn)生 1uHZ 一 80MHz 的 哈爾濱工業(yè)大學(xué) 華德應(yīng)用技術(shù)學(xué)院 畢業(yè)設(shè)計（論文） 9 正弦波和方波，產(chǎn)生 luHz 到 25MHz 的任意波形，任意波形深度 64K點，采樣率 200M。同時也具備了 AM、 FM、 FSK、碎發(fā)、掃頻等功能。 BK P REC ISION 公司 的 407O A 型函數(shù)級任意波形發(fā)生器正弦波和方波輸出頻率 DC 一 MHz 頻率分辨率 10mHz。同時還具有AM、 FM、 PM、 SS B、 BPSK 、 FSK、 碎發(fā) 、 DTMF Generation 和DTMFDeteetion 的功能。 除了在儀器中的應(yīng)用外， DDS 在通信系統(tǒng)和雷達系統(tǒng)中也有很重要的用途。通過 DDS 可以比較容易的產(chǎn)生一些通信中常用的調(diào)制信號如 :頻移鍵控 (FSK ) 、 二 進 制 相移 鍵 控 (BP sK) 和 正 交 相 移 鍵控(QPSK)。 DDS 可以產(chǎn)生兩路相位嚴格正 交的信號，在正交調(diào)制和解調(diào)中的到廣泛應(yīng)用，是一中很好的本振源。 在雷達中通過 DDS 和 P LL 相結(jié)合可以產(chǎn)生毫米波線性調(diào)頻信號， DDS 移相精度高、頻率捷變快和發(fā)射波形可捷變等優(yōu)點在雷達系統(tǒng)中也可以得到很好的發(fā)揮。 DDS 的原理 及性能特點 DDS 的 基本 原理 直接 數(shù)字式頻率合成 （ DDS）技術(shù)是近年來隨著數(shù)字集成電路和微電子技術(shù) 的發(fā)展而迅速發(fā)展起來的一種新的頻率合成技術(shù)。 DDS一般由相位累加器、波形存儲器、數(shù)模轉(zhuǎn)換器及低通濾波器組成 ,結(jié)構(gòu)框圖如下圖 21 所示。 其基本原理就是將波形數(shù)據(jù)先存儲起來，然后在頻率控制字 K 的作用下，通過相位累加器從存儲器中讀出波形數(shù)據(jù)，最后經(jīng)過數(shù) /模轉(zhuǎn)換和低通濾波后輸出頻率合成。這種頻率合成方法可以獲得高精度頻率和相位分辨率、快速頻率轉(zhuǎn)換時間和低相位噪聲的頻率信號，而且結(jié)構(gòu)簡單集成度高。 哈爾濱工業(yè)大學(xué) 華德應(yīng)用技術(shù)學(xué)院 畢業(yè)設(shè)計（論文） 10 圖 21： DDS 基本原理框圖 相位累加器由 N 位加法器與 N 位累加寄存器級聯(lián)構(gòu)成，結(jié)構(gòu)如圖 22 所示。每來一個時鐘脈沖，加法器就將頻率控制字 K 與累加器輸出的累加相位數(shù)據(jù)相加，把相加后的結(jié)果送至累加寄存器的數(shù)據(jù)輸入端。累加寄存器將加法器 在上一個時鐘脈沖作用后所產(chǎn)生的新相位數(shù)據(jù)反饋到加法器的輸入端，以使加法器在下一個時鐘脈沖的作用下繼續(xù)與頻率控制字相加。這樣，相位累加器在時鐘脈沖作用下，不斷地對頻率控制字進行線性相位累加。由此可以看出，相位累加器在每一個時鐘脈沖輸入時，把頻率控制字累加一次，相位累加器輸出的數(shù)據(jù)就是合成信號的相位，相位累加器溢出的頻率就是 DDS 的輸出的信號頻率。用相位累加器輸出的數(shù)據(jù)作為波形存儲器（ ROM）的相位取樣地址，這樣就可把存儲在波形存儲器內(nèi)的波形抽樣值（二進制編碼）經(jīng)查找表查出，完成相位到幅值的轉(zhuǎn)換。 由于 DDS 的模塊化結(jié)構(gòu)，其輸出波形由波形查找表中的數(shù)據(jù)來決定，因此，只需改變查找表中的數(shù)據(jù)，就能很方便地利用 DDS 產(chǎn)生 正弦波 、 方波、三角波 等任意波形 。 圖 22 DDS 相位累加器 N 位累加器 N 位寄存器 N 頻率控制字 K 相位累加器 D/A轉(zhuǎn)換器 波形存儲器 低通濾波器 頻率控制字 K 基準時鐘 CLK N 哈爾濱工業(yè)大學(xué) 華德應(yīng)用技術(shù)學(xué)院 畢業(yè)設(shè)計（論文） 11 DDS 的優(yōu)點 (l)輸出頻率相對帶寬較寬 輸出頻率帶寬為 50%fs(理論值 )，但考慮到低通濾波器的特性和設(shè)計難度以及對輸出信號的散雜抑制，實際輸出帶寬仍可達到 40%fs。 (2)頻率轉(zhuǎn)換時間短 DDS 是一個開環(huán)系統(tǒng)，無任何反饋環(huán)節(jié) 這種結(jié)構(gòu)使得 DDS 的頻率轉(zhuǎn)換時間極短。事實上，在 DDS 頻率控制字改變之后，需經(jīng)過一個時鐘周期后按照新的相位增量累加，才能實現(xiàn)頻率的轉(zhuǎn)換。因此，頻率時間等于頻率控制字的傳輸時間，也就是一個時鐘周期的時間。時鐘頻率越高，轉(zhuǎn)換時間越短。 DDS 的轉(zhuǎn)換時間可達納微秒級數(shù)量級，比使用其他的頻率合成方法都要短數(shù)個數(shù)量級。 (3)頻率分辨率高 若時鐘 fs 的頻率不變， DDS 的頻率分辨率就是由相位累加器的位數(shù)N 決定。只要增加相位累加器的位數(shù) N 即可獲得任意小的頻率分辨率。目前，大多數(shù) DDS 的分辨率在 1Hz 數(shù)量級，許多小于 1mHz 甚至更小。 (4)相位變化連續(xù) 改變 DDS 輸出頻率，實際上改變的是每一個時鐘周期的相位增量，相位函數(shù)的曲線是連續(xù)的，只是在改變頻率的瞬間其頻率發(fā)生了突變，因而保持了信號相位的連續(xù)。 (5)輸出波形的靈活性 只要在 DDS 內(nèi)部加上相應(yīng)控制如調(diào)頻控制 FM，調(diào)相控制 PM 和調(diào)幅控制 AM 即可以方便靈活實現(xiàn)調(diào)頻，調(diào)頻和調(diào)幅等功能，產(chǎn)生 FSK，PSK， ASK， MSK 等信號。另外，只要在 DDS 的波形存儲器存放不同波形數(shù)據(jù)，就可以實現(xiàn)各種波形的輸出，如三角波，鋸齒波和矩形波甚至是任意波形。當(dāng) DDS 的波形存儲器分別存放正弦和余弦 函數(shù)表時，即可得到正交的兩路輸出。 (6)其他優(yōu)點 由于 DDS 中幾乎所有部件都屬于數(shù)字電路，易于集成，功耗低，體積小，重量輕，可靠性高，且易于程控，使用相當(dāng)靈活，因此性價比極高。 哈爾濱工業(yè)大學(xué) 華德應(yīng)用技術(shù)學(xué)院 畢業(yè)設(shè)計（論文） 12 DDS 的缺點 (l)輸出帶寬范圍有限 由于 DDS 內(nèi)部 DAC 和波形存儲器 (ROM)的工作速度有限，使得 DDS輸出的最高頻率有限。目前市場上采用 C MOS， TTL， EcL，工藝制作的 DDS 芯片，工作頻率一般在幾十 MHz 至 400MHz 左右。采用GaAS 工藝的 DDS 芯片工作頻率可達 2GHz 以上。 (2)輸出散雜大 由于 DDS 采 用全數(shù)字結(jié)構(gòu)，不可避免地引入了散雜。其來源主要由三個：相 位累 加器 相 位舍 入 誤差 造成 的 散雜 ；幅 度 量化 誤 差造 成的 散 雜和 DAC 非理想特性造成的散雜。 本章小結(jié) 本章首先介紹了 頻率合成技術(shù)的發(fā)展和分類以及 頻率合成技術(shù)的技術(shù)指標，接著介紹了 直接數(shù)字頻率合成技術(shù)的現(xiàn)狀及應(yīng)用 ，緊接著詳細地介紹了 DDS 的工作原理和各主要組成部分的功能與基本結(jié)構(gòu)。最后介紹了 DDS 的優(yōu)缺點。 哈爾濱工業(yè)大學(xué) 華德應(yīng)用技術(shù)學(xué)院 畢業(yè)設(shè)計（論文） 13 第 3 章 FPGA 及其開發(fā)環(huán)境簡介 現(xiàn)場可編程門陣列（ FPGA）簡介 FPGA(Field Programmable Gate Array)即現(xiàn)場可編程門陣列，它是在 PAL、 GAL、 EPLD 等可編程器件的基礎(chǔ)上進一步發(fā)展的產(chǎn)物。它是作為專用集成電路 (ASIC)領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點。 FPGA 的使用非常靈活，同一片 FPGA 通過不同的編程數(shù)據(jù)可以產(chǎn)生不同的電路功能。 FPGA 在通信、數(shù)據(jù)處理、網(wǎng)絡(luò)、儀器、工業(yè)控制、軍事和航空航天等眾多領(lǐng)域得到了廣泛應(yīng)用。隨著功耗和成本的進一步降低， FPGA 還將進入更多的應(yīng)用領(lǐng)域。 FPGA 的基本組成部分有可編程輸入 /輸出單元、基本可編程邏輯單元、嵌入式 RAM 塊、豐富的布線資源、底層嵌入功能單元等。 （ 1）可編程輸入輸出單元 可編程輸入輸出單元（ IOE）是芯片和外界電路的接口部分，完成不同電氣特性下對輸入 /輸出信號的驅(qū)動與匹配需要。為了使 FPGA 有更靈活的應(yīng)用，目前大多數(shù) FPGA 的 I/O 單元被設(shè)計成可編程模式，通過軟件的靈活配置，可以適配不同的電氣標準和物理特性，調(diào)整匹配阻抗特性、上下拉電阻、輸出驅(qū)動電流大小等。一般來說， FPGA支持的常見電氣標準有 LVTTL、 LVCOMS、 SSTL、 HSTL、 LVDS、 LVPECL和 PCI 等。 （ 2）基本可編程邏輯單元 基本可編程邏輯單元（ LE）是可編程邏輯器件的主體，可以根據(jù)設(shè)計靈活地改變其內(nèi)部連接與配置，完成不同的邏輯功能。每個 LE 包含了一個 4 輸入的查找表（ LUT）、一個帶有同步使能的可編程觸發(fā)器、一個進位鏈和一個級聯(lián)鏈。查找表完成純組合邏輯功能；寄存器配置相當(dāng)靈活，可配置為帶同 /異步復(fù)位 /置位、時鐘使能的觸發(fā)器或者配置為鎖存器。 （ 3）嵌入式 RAM 塊 大多數(shù) FPGA 都有內(nèi)嵌的塊 RAM（ Block RAM）。 FPGA 內(nèi)部嵌入可編程 哈爾濱工業(yè)大學(xué) 華德應(yīng)用技術(shù)學(xué)院 畢業(yè)設(shè)計（論文） 14 RAM 模塊，大大地拓展了 FPGA 的應(yīng)用范圍和使用靈活 性。在本文中實現(xiàn)的過程中，塊 RAM 是設(shè)計不可或缺的資源，內(nèi)部 RAM 的使用節(jié)省了片外器件，從而節(jié)省了系統(tǒng)成本。 FPGA 內(nèi)嵌的塊 RAM 一般可以靈活配置為單端口 RAM（ Single Port RAM）、雙端口 RAM（ Double Ports RAM）、偽雙端口 RAM（ Pseudo DPRAM）、 CAM（ Content Adderssable Memory）、 FIFO（ First In First Out）等常用存儲結(jié)構(gòu)。 （ 4）布線資源 布線資源連通 FPGA 內(nèi)部所有單元，連線的長度和工藝決定著信號在連線上的驅(qū)動能 力和傳輸速度。 FPGA 內(nèi)部有著非常豐富的布線資源，這些布線資源根據(jù)工藝、長度、寬度和分布位置的不同而不同的等級，有一些是全局性的專用布線資源，用以完成器件內(nèi)部的全局時鐘和全局復(fù)位 /置位的布線；一些叫做長線資源，用以完成器件 Bank間的一些高速信號和一些第二全局時鐘信號的布線，也稱為 Low Skew信號的布線；還有一些叫做短線資源，用以完成基本邏輯單元之間的邏輯互聯(lián)與布線。 （ 5）底層嵌入功能單元 這里所說的底層嵌入功能單元指的是那些通用程度較高的嵌入式功能模塊，比如 PLL、 DSP、 CPU 等，隨著 FPGA 的發(fā) 展，這些功能模塊被越來越多的嵌入到 FPGA 內(nèi)部，以滿足不同場合的要求。在本設(shè)計中，選用的 FPGA 是 Altera 公司的 Cyclone II 系列的 EP2C5Q208。Cyclone II 是 Altera 公司 Cyclone 系列的第二代產(chǎn)品，由于采用了低 K 介質(zhì)的 90nm 工藝制造，從而將產(chǎn)品成本降低 30%，同時將邏輯密度提升 3 倍。另外， CycloneII 系列的 FPGA 采用了 的內(nèi)核電壓，將功耗降到了非常低的范圍。 EP2C5 提供的硬件資源包括了： 4608個可編程邏輯單元； 26 個 M4K RAM 塊，總比特數(shù)達 119,808bits，可以配置成真正雙端口模式，最高工頻率為 260MHz； 13 個 18 位 18位的嵌入式硬件乘法器，每個乘法器可配置成兩個 9 位 9 位的