【文章內(nèi)容簡介】 統(tǒng)的結(jié)構(gòu)，行為，功能和接口。除了含有許多具有硬件特征的語句外， VHDL 的語言形式和描述風(fēng)格與句法是十分類似于一般的計(jì)算機(jī)高級語言。 VHDL 的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體（可以是一個元件，一個電路模塊或一個系統(tǒng)）分成外部（或稱可是部分 ,及端口 )和內(nèi)部（或稱可視部分），既涉及實(shí)體的內(nèi)部功能和算法完成部分。在對一個設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個實(shí)體。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是 VHDL 系統(tǒng)設(shè)計(jì)的基本點(diǎn)。 VHDL 語言能 夠成為標(biāo)準(zhǔn)化的硬件描述語言并獲得廣泛應(yīng)用 , 它自身必然具有很多其他硬件描述語言所不具備的優(yōu)點(diǎn)。歸納起來 ,VHDL 語言主要具有以下優(yōu)點(diǎn)： (1) VHDL 語言功能強(qiáng)大 , 設(shè)計(jì)方式多樣 。 VHDL 語言具有強(qiáng)大的語言結(jié)構(gòu) , 只需采用簡單明確的 VHDL 語言程序就可以描述十分復(fù)雜的硬件電路。同時 , 它還具有多層次的電路設(shè)計(jì)描述功能。此外 ,VHDL 語言能夠同時支持同步電路、異步電路和隨機(jī)電路的設(shè)計(jì)實(shí)現(xiàn) , 這是其他硬件描述語言所不能比擬的。 VHDL 語言設(shè)計(jì)方法靈活多樣 , 既支持自頂向下的設(shè)計(jì)方式 , 也 支持自底向上的設(shè)計(jì)方法 。 既支持模塊化設(shè)計(jì)方法 , 也支持層次化設(shè)計(jì)方法。 (2) VHDL 語言具有強(qiáng)大的硬件描述能力 。 VHDL 語言具有多層次的電路設(shè)計(jì)描述功能，既可描述系統(tǒng)級電路 , 也可以描述門級電路；描述方式既可以采用行為描述、寄存器傳輸描述或者結(jié)構(gòu)描述，也可以采用三者的混合描述方式。同時， VHDL 語言也支持慣性延遲和傳輸延遲，這樣可以準(zhǔn)確地建立硬件電路的模型。 VHDL 語言的強(qiáng)大描述能力還體現(xiàn)在它具有豐富的數(shù)據(jù)類型。 VHDL 語言既支持標(biāo)準(zhǔn)定義的數(shù)據(jù)類型，也支持用戶定義的數(shù)據(jù)類型，這樣便會給硬 件描述帶來較大的自由度。 (3) VHDL 語言具有很強(qiáng)的移植能力 。 中北大學(xué) 2021 屆畢業(yè)設(shè)計(jì)說明書 第 6 頁 共 36 頁 VHDL 語言很強(qiáng)的移植能力主要體現(xiàn)在 : 對于同一個硬件電路的 VHDL 語言描述 , 它可以從一個模擬器移植到另一個模擬器上、從一個綜合器移植到另一個綜合器上或者從一個工作平臺移植到另一個工作平臺上去執(zhí)行。 (4) VHDL 語言的設(shè)計(jì)描述與器件無關(guān) 。 采用 VHDL 語言描述硬件電路時 , 設(shè)計(jì)人員并不需要首先考慮選擇進(jìn)行設(shè)計(jì)的器件。這樣做的好處是可以使設(shè)計(jì)人員集中精力進(jìn)行電路設(shè)計(jì)的優(yōu)化 , 而不需要考慮其他的問題。當(dāng)硬件電路的設(shè)計(jì)描述完 成以后 ,VHDL 語言允許采用多種不同的器件結(jié)構(gòu)來實(shí)現(xiàn)。 (5) VHDL 語言程序易于共享和復(fù)用 。 VHDL 語言采用基于庫 ( library) 的設(shè)計(jì)方法。在設(shè)計(jì)過程中 , 設(shè)計(jì)人員可以建立各種可再次利用的模塊 , 一個大規(guī)模的硬件電路的設(shè)計(jì)不可能從門級電路開始一步地進(jìn)行設(shè)計(jì) , 而是一些模塊的累加。這些模塊可以預(yù)先設(shè)計(jì)或者使用以前設(shè)計(jì)中的存檔模塊 , 將這些模塊存放在庫中 , 就可以在以后的設(shè)計(jì)中進(jìn)行復(fù)用。 由于 VHDL 語言是一種描述、模擬、綜合、優(yōu)化和布線的標(biāo)準(zhǔn)硬件描述語言 , 因此它可以使設(shè) 計(jì)成果在設(shè)計(jì)人員之間方便地進(jìn)行交流和共享 , 從而減小硬件電路設(shè)計(jì)的工作量 , 縮短開發(fā)周期。 QuartusⅡ簡介 Quartus II 是 Altera 公司的綜合性 PLD 開發(fā)軟件，支持原理圖、 VHDL 以及AHDL（ Altera Hardware Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整 PLD設(shè)計(jì)流程。 Quartus II 可以在 XP、 Linux 以及 Unix 上使用，除了可以使用 Tcl 腳本完成設(shè)計(jì)流程外，提供了完善的用戶圖 形界面設(shè)計(jì)方式。具有運(yùn)行速度快，界面統(tǒng)一，功能集中，易學(xué)易用等特點(diǎn)。 Quartus II 支持 Altera 的 IP 核，包含了 LPM/MegaFunction 宏功能模塊庫，使用戶可以充分利用成熟的模塊，簡化了設(shè)計(jì)的復(fù)雜性、加快了設(shè)計(jì)速度。對第三方 EDA 工具的良好支持也使用戶可以在設(shè)計(jì)流程的各個階段使用熟悉的第三方EDA工具。 中北大學(xué) 2021 屆畢業(yè)設(shè)計(jì)說明書 第 7 頁 共 36 頁 此外， Quartus II 通過和 DSP Builder 工具與 Matlab/Simulink 相結(jié)合，可以方便地實(shí)現(xiàn)各種 DSP 應(yīng)用系統(tǒng)；支持 Altera 的片上可編程系統(tǒng)（ SOPC）開發(fā)，集 系統(tǒng)級設(shè)計(jì)、嵌入式軟件開發(fā)、可編程邏輯設(shè)計(jì)于一體，是一種綜合性的開發(fā)平臺。 MaxplusII 作為 Altera 的上一代 PLD 設(shè)計(jì)軟件，由于其出色的易用性而得到了廣泛的應(yīng)用。目前 Altera 已經(jīng)停止了對 Maxplus II 的更新支持， Quartus II 與之相比不僅僅是支持器件類型的豐富和圖形界面的改變。 Altera 在 Quartus II 中包含了許多諸如 SignalTap II、 Chip Editor 和 RTL Viewer 的設(shè)計(jì)輔助工具，集成了 SOPC 和 HardCopy 設(shè)計(jì)流程，并且繼承了 Maxplus II 友好的圖形界面及簡便的使用方法。 Altera QuartusII 作為一種可編程邏輯的設(shè)計(jì)環(huán)境 , 由于其強(qiáng)大的設(shè)計(jì)能力和直觀易用的接口，越來越受到數(shù)字系統(tǒng)設(shè)計(jì)者的歡迎。 Altera 的 Quartus II 可編程邏輯軟件屬于第四代 PLD開發(fā)平臺。該平臺支持一個工作組環(huán)境下的設(shè)計(jì)要求，其中包括支持基于 Inter 的協(xié)作設(shè)計(jì)。Quartus 平臺與 Cadence、 Exemplar Logic、 Mentor Graphics、 Synopsys 和Synplicity 等 EDA 供應(yīng)商的開發(fā)工具相兼容 。改進(jìn)了軟件的 Logic Lock 模塊設(shè)計(jì)功能，增添 了 Fast Fit 編譯選項(xiàng)，推進(jìn)了網(wǎng)絡(luò)編輯性能，而且提升了調(diào)試能力。 中北大學(xué) 2021 屆畢業(yè)設(shè)計(jì)說明書 第 8 頁 共 36 頁 圖 EDA工具設(shè)計(jì)流程圖 中北大學(xué) 2021 屆畢業(yè)設(shè)計(jì)說明書 第 9 頁 共 36 頁 3. 系統(tǒng)硬件電路設(shè)計(jì) 數(shù)字信號發(fā)生器的系統(tǒng)組成 該數(shù)字信號發(fā)生器系統(tǒng)主要由輸入部分、 FPGA 部分、 D/A 轉(zhuǎn)換部分、頻率、幅值調(diào)節(jié)和波形轉(zhuǎn)換部分組成。如圖 。 圖 數(shù)字信號發(fā)生器系統(tǒng)組成 設(shè)計(jì)原理及要求 在本設(shè)計(jì)中 ,利用 FPGA，采用 EDA(Electronic Design Automation)中自頂向下 (toptodown)的設(shè)計(jì)方法，選用基于相位累加器的直接數(shù)字合成 / DDS 技術(shù)來完成數(shù)字信號發(fā)生器各功能模塊的設(shè)計(jì)。 DDS 這種結(jié)構(gòu)主要由相位累加器、 相位調(diào)制器、 波形 ROM 查找表、 D/ A 構(gòu)成。其中相位累加器、 相位調(diào)制器、 波形 ROM 查找表是 DDS 結(jié)構(gòu)中的數(shù)字部分 ,由于具有數(shù)控頻率合成的功能 ,又合稱為 NCO[2]。 它的工作原理是 :將要產(chǎn)生的波形數(shù)據(jù)存入波形存儲器 ,然后在參考時鐘的作用下 ,對輸入的頻率數(shù)據(jù)進(jìn)行累加 ,并 且將累加器的輸出一部分作為讀取波形分頻器 FPGA部分 系 統(tǒng) 控 制 器 時鐘 復(fù)位 波形 調(diào)幅 調(diào)頻 正弦波 三角波 方波 其他波型 波 形 D\A 轉(zhuǎn) 換 濾波 輸出 中北大學(xué) 2021 屆畢業(yè)設(shè)計(jì)說明書 第 10 頁 共 36 頁 存儲器的地址 ,將讀出的波形數(shù)據(jù)經(jīng) D/A轉(zhuǎn)換為相應(yīng)的模擬電壓信號。本研究的重點(diǎn)就是用 VHDL來實(shí)現(xiàn) DDS的功能 ,能夠達(dá)到高精度的輸出 ,同時標(biāo)準(zhǔn)波形數(shù)據(jù)生成存放在 ROM 中 ,可以簡化運(yùn)算過程 ,提高運(yùn)算速度 ,加快反應(yīng)時間。 本設(shè)計(jì)主要通過 VHDL 語言實(shí)現(xiàn)頻率控制、波形控制、 波形數(shù)據(jù)的提取、 波形的產(chǎn)生工作。其中 ,波形數(shù)據(jù)運(yùn)用 VHDL 語言編寫 ?？刂撇糠种饕捎卯a(chǎn)生高低電平的撥碼開關(guān)控制。程序下載到 FPGA 上實(shí)現(xiàn) ,經(jīng)過 D/ A 輸出波形。并通過 Altera 公 司 軟件進(jìn)行波形的仿真，從而完成整個設(shè)計(jì)。 本設(shè)計(jì)的任務(wù)是設(shè)計(jì)一個基于 FPGA 的數(shù)字信號發(fā)生器，根據(jù)任務(wù)書要求必須達(dá)到以下要求： EDA 開發(fā)系統(tǒng)、 Quartus II 軟件實(shí)現(xiàn)數(shù)字信號發(fā)生器的設(shè)計(jì)； ，完成各個子模塊的設(shè)計(jì)及實(shí)現(xiàn)； VHDL 語言描述； 、方波、三角波、鋸齒波信號； ； 。 輸入部分 輸入部 分包含以下功能按鍵：時鐘、復(fù)位、波形、調(diào)幅、調(diào)頻。 1．時鐘：標(biāo)準(zhǔn)的 50MHZ 時鐘輸入。 2．復(fù)位：低電平復(fù)位。 3．波形：為波形輸出選擇開關(guān)，可以選擇單波形的輸出。 4．調(diào)幅：可以遞增和遞減正弦波、三角波、方波的幅度。 5．調(diào)頻：可以遞增和遞減正弦波、三角波、方波的頻率。 頻率、幅值和波形轉(zhuǎn)換部分 由于采用 DDS， 在 ROM中存有波形一個周期的 n個等間隔歸一化采樣數(shù)據(jù) ， 改變相位累加器步進(jìn) ， 從而改變對 ROM中數(shù)據(jù)的讀取速度 ， 即可合成不同頻率波形 ， 存儲器中存入過量的采樣值 ， 使得采樣點(diǎn)數(shù)較少時 ， 依然能夠 得到較好波形輸出 ， 從而得到較高頻率輸出。否則 ， 采樣點(diǎn)數(shù)太少會使產(chǎn)生波形嚴(yán)重失真。輸出波形頻率計(jì)算 : 中北大學(xué) 2021 屆畢業(yè)設(shè)計(jì)說明書 第 11 頁 共 36 頁 0 2 oscffsn k??? (式 ) 式中 oscf 是晶振頻率 K 分頻系數(shù) N 相位累加器位數(shù) S 相位累加器步長 若取 , 50 , 16os cf M H z K N? ? ?代入式（ ）得到 。 0 10f SH z? 因此 ， 只要控制 S 的值就可準(zhǔn)確實(shí)現(xiàn)頻率步進(jìn)為 10 Hz 的等步進(jìn)調(diào)頻。如采用32 MHz 的晶振 ， 也能得到 10 Hz 精確的等步進(jìn)調(diào)節(jié) ， 但犧牲了波形質(zhì)量。通過實(shí)驗(yàn)測試和比較 ， 可用下式計(jì)算頻率 : 32021000065 30 6 49 10???? S H zfs (式 ) 因?yàn)?65306不是一個 2N 的數(shù) ， 這樣波形會漏掉少量采樣點(diǎn)。即使這樣 ， 得到波形依然平滑 ， 可滿足設(shè)計(jì)要求。若要使頻率調(diào)節(jié)步進(jìn)減小到 1Hz， 對晶振有特殊要求 ， 它的振蕩頻率必須是 2的 N次冪 。 由式（ ）舉例說明累加器位數(shù)不同產(chǎn)生差異： 3355443210 48 57 6 32 1 SHzs? ?? (式 ) 3355443233554432 1 SH zs?? (式 ) 式 () 產(chǎn)生的波形優(yōu)于式 () ， 最高頻率也高出幾倍。由于 DAC0832的電流建立時間是 1μ s ， 因此輸出波形的最高頻率受下式限制 : 6m a x31250(1 / 10 )Hzf ???最 小 采 樣 點(diǎn) 數(shù)最 小 采 樣 點(diǎn) 數(shù)1000000/100000032 = = (式 ) 中北大學(xué) 2021 屆畢業(yè)設(shè)計(jì)說明書 第 12 頁 共 36 頁 因此 ， 要得到更高頻率的波形需使用更高速的 D/A轉(zhuǎn)換器。 頻率和幅值調(diào)節(jié)和波形轉(zhuǎn)換電路如圖 。八個按鍵一端接 1KΩ 排阻（上拉電阻）后接 VCC，一端接 FPGA控制信號引腳輸入端， 按鍵有八個，分別為復(fù)位鍵SW1，控制波形轉(zhuǎn)換鍵 SW2，控制幅度步進(jìn)鍵 SW3，控制幅度步 減 鍵 SW4，控制頻率步進(jìn)鍵 SW5，控制頻率步減鍵 SW6，控制幅值步進(jìn)鍵 SW7，控制幅值步進(jìn)鍵 SW8。 I O_ 4SW 1SW I T C H1423I O_ 2 I O_ 3CR9 4. 7 * 41 2345