【正文】 7三態(tài)數(shù)據(jù)總線（最高位）MGLS19264接口信號(hào)中的兩個(gè)片選信號(hào)的組合定義見表42。表 42 MGLS19264接口信號(hào)CSA和CSBCSACSBMGLS1286400禁止使用01左區(qū)10右區(qū)11未選 液晶顯示電路以直接訪問方式與單片機(jī)相連，在尋址方法上，選用了線選法。其與單片機(jī)接電路如圖48所示：48單片機(jī)與液晶顯示連接圖其中CSA、CSB作為左右屏片選信號(hào)，接單片機(jī)AA9腳，同時(shí)單片機(jī)用地址A1作為R/W信號(hào)控制數(shù)據(jù)總線的數(shù)據(jù)流向。用地址A0作為D/I信號(hào)控制寄存器的選擇。E信號(hào)由單片機(jī)的讀信號(hào)RD和寫信號(hào)WR合成產(chǎn)生(見本章第三節(jié))。從而實(shí)現(xiàn)計(jì)算機(jī)對(duì)內(nèi)置HD61202U圖形液晶顯示模塊的電路連接。電位器用于顯示對(duì)比度的調(diào)節(jié)。本系統(tǒng)因?yàn)闇y(cè)量裝置需要設(shè)置輸出波形、頻率、電壓等參數(shù)，而且監(jiān)控程序需要菜單驅(qū)動(dòng)，所以需要設(shè)置鍵盤。鍵盤采用外接4x4軟鍵盤，使用軟件掃描的方式獲得按鍵信息，因?yàn)榘存I需要去抖動(dòng)，這些都采用軟件編程的方式實(shí)現(xiàn)，這樣可以節(jié)省硬件資源，使電路變得簡單。為了實(shí)現(xiàn)本系統(tǒng)與上位微機(jī)之間的通信，我們利用80C196KC內(nèi)部己有的一個(gè)異步通信串行接口，并選用了MAX232芯片作為電平轉(zhuǎn)換和收發(fā)器。RS232接口是按負(fù)邏輯定義的，它的“1”電平在5V到15V之間，它的“0”電平在+5V到+15V之間。該芯片只使用單一+5V電源，無需外部元件即可完成電平轉(zhuǎn)換。其電路圖如圖49所示:圖49串口通信電路通過DDS處理后的信號(hào)還是數(shù)字信號(hào)，只有通過D/A轉(zhuǎn)換電路才能將數(shù)據(jù)轉(zhuǎn)換成為我們需要的波形，波形生成電路如圖410所示:圖410波形生成電路可以看出該電路由兩個(gè)D/A轉(zhuǎn)換電路組成，DAC0832是電流輸出型D/A轉(zhuǎn)換器，必須外接運(yùn)放構(gòu)成D/A轉(zhuǎn)換電路。下面一個(gè)D/A轉(zhuǎn)換器輸入接DDS芯片，輸出接第二個(gè)D/A轉(zhuǎn)換器的參考電壓，這是輸出波形幅值控制電路，控制輸出波形電壓。該電路采用單極性輸出，輸出電壓反相，輸出電壓范圍5~0V，第二個(gè)轉(zhuǎn)換器輸入接DDS芯片輸出的波形數(shù)據(jù)，采用雙極性輸出，電壓輸出范圍為5~5V。該電路輸出電壓反相，但由于其參考電壓己反相，所以輸出波形正確。5 FPGA芯片設(shè)計(jì)+MAX+Plus II是Altera公司為開發(fā)其可編程邏輯軟件而推出的專用軟件。它的全稱是Multiple Array Matrix and Programmable Logic User System II多陣列矩陣及可編程邏輯用戶系統(tǒng)II。MAX+Plus II是一個(gè)完全集成化的可編程邏輯設(shè)計(jì)環(huán)境，能滿足用戶各種各樣的設(shè)計(jì)需要。它支持Altera公司不同結(jié)構(gòu)的器件，可在多種平臺(tái)上運(yùn)行。MAX+Plus II具有突出的靈活性和高效性，為設(shè)計(jì)者提供了多種可自由選擇的設(shè)計(jì)方法和工具。豐富的圖形界面，可隨時(shí)訪問的在線幫助文檔，使用戶能夠快速輕松地掌握和使用MAX+Plus II軟件。 MAX+PlusII的特點(diǎn)MAX+PlusII開發(fā)系統(tǒng)具有很多突出的特點(diǎn)，這使它深得用戶得青睞。Altera公司與EDA開發(fā)商緊密合作，使MAX+Plus II可以與其他工業(yè)標(biāo)準(zhǔn)的設(shè)計(jì)輸入、綜合、校驗(yàn)工具相連接。它與EDA工具的接口遵循EDIF200、EDIF300，、VITAL95，VerilogHDL，VHDL1987及1993VHDL等多種標(biāo)準(zhǔn)。MAX+Plus II軟件接口允許用戶使用Altera或標(biāo)準(zhǔn)EDA設(shè)計(jì)輸入工具來創(chuàng)建邏輯設(shè)計(jì)，使用MAX+PlusII的編譯器對(duì)Altera器件的設(shè)計(jì)進(jìn)行編譯，使用Altera或其他EDA校驗(yàn)工具進(jìn)行器件級(jí)或班級(jí)仿真。當(dāng)前MAX+Plus II軟件提供與多種第三方EDA工具接口。MAX+PlusII支持人Altera公司的Classic、ACEXlK、MAX3000、MAX5000、MAX7000、MAX9000、FLEX6000、FLEX8000 和FLEX10K等系列可編程邏輯器件，門數(shù)為600~250000門，提供了業(yè)界真正與結(jié)構(gòu)無關(guān)的可編程邏輯設(shè)計(jì)環(huán)境。MAX+PlusII的編譯器還提供了強(qiáng)大的邏輯綜合與優(yōu)化功能以減輕用戶的設(shè)計(jì)負(fù)擔(dān)。MAx+、Windows9Windows2000等操作系統(tǒng)下運(yùn)行。MAX+PlusII軟件的設(shè)計(jì)輸入、處理、校驗(yàn)功能完全集成于可編程邏輯開發(fā)工具內(nèi)，從而可以更快地進(jìn)行調(diào)試，縮短開發(fā)周期。設(shè)計(jì)者可以從各種設(shè)計(jì)輸入、編輯、校驗(yàn)以及器件編程工具中做出選擇，形成用戶風(fēng)格地發(fā)環(huán)境，必要時(shí)還可在保留原始功能的基礎(chǔ)上添加新的功能。由于MAX+PlusII支持多種器件系列，設(shè)計(jì)者無需學(xué)習(xí)新的開發(fā)工具即可對(duì)新結(jié)構(gòu)的器件進(jìn)行開發(fā)。MAX+PlusII軟件支持多種HDL的設(shè)計(jì)輸入，包括標(biāo)準(zhǔn)的VHDL、VerilogHDL及Altera公司自己開發(fā)的硬件描述語言AHDL。MegaCore是經(jīng)過預(yù)先校驗(yàn)的為實(shí)現(xiàn)復(fù)雜的系統(tǒng)級(jí)功能而提供的HDL網(wǎng)表文件。它為ACEXIK、MAX7000、MAX9000、FLEX6000、FLEX8000和FLEX10K系列器件提供了最優(yōu)化設(shè)計(jì)。用戶可從Altera公司購買這些MegaCore，使用它們可以減輕設(shè)計(jì)任務(wù)，使設(shè)計(jì)者能將更多的時(shí)間和精力投入到改進(jìn)設(shè)計(jì)和最終產(chǎn)品上去。MAX+PlusII軟件具有開放性內(nèi)核的特點(diǎn)，Open Core可供設(shè)計(jì)者在購買產(chǎn)品前來對(duì)自己的設(shè)計(jì)進(jìn)行評(píng)估。+PlusII開發(fā)的基本步驟 設(shè)計(jì)輸入MAX+PlusII軟件的設(shè)計(jì)文件可以來自MAX+PlusII設(shè)計(jì)輸入工具或各種工業(yè)標(biāo)準(zhǔn)的EDA設(shè)計(jì)輸入工具。MAX+PlusII強(qiáng)大的集成功能允許信息在各種應(yīng)用程序間白由交流，設(shè)計(jì)者可在一個(gè)工程內(nèi)直接從某個(gè)設(shè)計(jì)文件轉(zhuǎn)換到其他任何設(shè)計(jì)文件，而不必理會(huì)設(shè)計(jì)文件是圖形格式、文本格式，還是波形格式。MAX+PlusII具有如下的多種設(shè)計(jì)輸入方法:原理圖輸入與符號(hào)編輯、硬件描述語言、波形設(shè)計(jì)輸入、平面圖編輯以及層次設(shè)計(jì)輸入。如此眾多的設(shè)計(jì)方法幫助設(shè)計(jì)者輕松地完成設(shè)計(jì)輸入。MAX+PlusII處理一個(gè)設(shè)計(jì)時(shí)，軟件編譯器讀取設(shè)計(jì)文件信息，產(chǎn)生用于器件編程、仿真、定時(shí)分析的輸出文件。消息處理器可以自動(dòng)定位編譯過程中發(fā)現(xiàn)的錯(cuò)誤，編譯器還可以優(yōu)化設(shè)計(jì)文件。項(xiàng)目處理包括以下基本步驟:(l)消息處理器自動(dòng)定位錯(cuò)誤。(2)邏輯綜合與試配。(3)定時(shí)驅(qū)動(dòng)編譯。(4)設(shè)計(jì)規(guī)則檢查。(5)多器件劃分。(6)產(chǎn)生用于仿真的工業(yè)標(biāo)準(zhǔn)格式。(7)產(chǎn)生編程文件。MAX+PlusII提供的設(shè)計(jì)校驗(yàn)功能包括設(shè)計(jì)仿真與定時(shí)分析，用于測(cè)試設(shè)計(jì)的邏輯操作和內(nèi)部時(shí)序。其中設(shè)計(jì)仿真又分為功能仿真、時(shí)序仿真和多器件仿真。MAX+PlusII編程器使用編譯器生成的編程文件對(duì)Altera器件進(jìn)行下載編程，它可以用來進(jìn)行器件編程、校驗(yàn)、檢查、探測(cè)空白及功能測(cè)試。 FPGA結(jié)構(gòu)和規(guī)劃因?yàn)楸驹O(shè)計(jì)采用自上而下的設(shè)計(jì)方法。因此，設(shè)計(jì)的第一個(gè)步驟就是劃分確定整體機(jī)構(gòu)，將設(shè)計(jì)劃分為若干個(gè)小模塊，然后一一實(shí)現(xiàn)這些模塊的功能，最后將這些模塊組合起來，實(shí)現(xiàn)整個(gè)FPGA預(yù)定的功能。本設(shè)計(jì)中，F(xiàn)PGA芯片主要作為DDS數(shù)據(jù)處理處理芯片，另外還附帶兩個(gè)其它功能:鎖存器功能和與非門功能(見圖41)。因此，在FPGA芯片設(shè)計(jì)時(shí)，整體上將FPGA芯片劃分為三個(gè)功能模塊，鎖存器模塊、與非門模塊和DDS模塊。鎖存器功能模塊和與非門功能模塊實(shí)現(xiàn)起來比較簡單。DDS數(shù)據(jù)處理模塊比較復(fù)雜，下面給出了DDS數(shù)據(jù)處理模塊的結(jié)構(gòu)示意圖(51):結(jié)合圖47，介紹DDS輸出處理模塊的工作過程。當(dāng)WR引腳低電平且CS腳信號(hào)有效時(shí)，數(shù)據(jù)線D0D7上數(shù)據(jù)寫入功能寄存器:整個(gè)DDS模塊一共有6個(gè)功能寄存器，由于功能寄存器長度不完全相同，一共分成8個(gè)命令字寄存器()，與8個(gè)命令字對(duì)應(yīng)的是3根地址線A0A3。幅值寄存器一共8位，直接輸出接幅值D/A轉(zhuǎn)換器，用來控制輸出波形電壓。波形數(shù)據(jù)寄存器一共8位，接查找表數(shù)據(jù)輸入端。查找表實(shí)際上相當(dāng)是一個(gè)寬度為8位、深度為256字節(jié)的RAM，當(dāng)往里面寫數(shù)據(jù)時(shí)，其讀寫控制引腳為高電平，數(shù)據(jù)輸入端的數(shù)據(jù)就寫入輸入地址對(duì)應(yīng)的RAM單元了，當(dāng)讀寫控制引腳為低電平時(shí)，輸入地址對(duì)應(yīng)的RAM單元的數(shù)據(jù)就從輸出數(shù)據(jù)線上輸出。RAM地址寄存器一共8位，用來初始化查找表時(shí)指定RAM地址。分頻參數(shù)寄存器一共24位，用來指定分頻參數(shù)，其輸出接分頻器。分頻器按指定參數(shù)將輸入DDS模塊的時(shí)鐘進(jìn)行分頻。相位累加參數(shù)寄存器一共12位，用來存儲(chǔ)每次累加的相位數(shù)，這是控制輸出頻率的關(guān)鍵參數(shù)，其輸出接相位累加器。相位累加器寬度為12位，其時(shí)鐘接分頻器的輸出，每一個(gè)脈沖累加一次?？刂萍拇嫫饕还矁晌?，低位接RAM讀寫控制引腳。高位控制分頻器、相位累加器和多路開關(guān)。低電平時(shí)，分頻器清零，不輸出脈沖。相位累加器清零，輸出為零。多路開關(guān)選通RAM地址寄存器，將其連通RAM地址線。高電平時(shí)，分頻器、相位累加器正常工作，多路開關(guān)選通相位累加器輸出的高8位，將其連通RAM地址線。DDS工作時(shí)，首先要進(jìn)行初始化，其中包括功能寄存器的初始化和查找表的初始化。在進(jìn)行初始化時(shí)，往控制寄存器寫入數(shù)據(jù)，使高位為0，低位為0，這時(shí)，分頻器、相位累加器停止工作。將RAM地址寄存器寫入0，將波形的第一個(gè)數(shù)據(jù)寫入波形數(shù)據(jù)寄存器。再將控制寄存器低位置1，然后再置0，這樣，波形的第一個(gè)數(shù)據(jù)就寫入查找表的第一個(gè)單元了，再將RAM地址寄存器加1，再輸入下一個(gè)數(shù)據(jù)到波形數(shù)據(jù)寄存器……，依次將全部256個(gè)波形數(shù)據(jù)全部寫入。下一步將各個(gè)功能寄存器的參數(shù)按要求寫入查找表。完成初始化后，將控制寄存器高位置1，啟動(dòng)波形輸出。圖51 DDS數(shù)據(jù)處理模塊的結(jié)構(gòu)示意圖 整個(gè)設(shè)計(jì)有一個(gè)頂層模塊，按照功能要求劃分成三個(gè)功能模塊，其中，前兩個(gè)模塊比較容易實(shí)現(xiàn)，第三個(gè)模塊復(fù)雜，分為5個(gè)子模塊，如圖52所示:圖52設(shè)計(jì)模塊劃分Wri模塊主要實(shí)現(xiàn)功能寄存器及譯碼器的功能。count24模塊實(shí)現(xiàn)分頻器的功能，其實(shí)質(zhì)是一個(gè)24位計(jì)數(shù)器。phrAdd實(shí)現(xiàn)12位相位累加器的功能。muxAdd實(shí)現(xiàn)多路選擇開關(guān)的功能。ram模塊實(shí)現(xiàn)查找表的功能。這5個(gè)模塊一起實(shí)現(xiàn)DDS數(shù)據(jù)處理的功能。本設(shè)計(jì)中，與非門模塊可以直接調(diào)用，其余模塊均需要自己設(shè)計(jì)。下面主要介紹DDS處理模塊及其子模塊實(shí)現(xiàn)過程，其它模塊比較簡單，實(shí)現(xiàn)方法與這幾個(gè)模塊類似。 Wri模塊Wri模塊實(shí)現(xiàn)功能寄存器寫入功能，它包括8個(gè)命令字寄存器以及譯碼器。當(dāng)鎖存控制信號(hào)和片選信號(hào)為低電平時(shí)，數(shù)據(jù)寫入功能寄存器，否則鎖存數(shù)據(jù)實(shí)現(xiàn)代碼如下所示:always @(latch or add or dataIn) if ((latch ==0)amp。(cs==0))case (add) 3’b000: amp = dataIn。 3’b001: dataReg = dataIn。 3’b010: addRam = dataIn。 3’b011: demu0 = dataIn。 3’b100: demu1 = dataIn。 3’b101: demu2 = dataIn。 3’b110: phraseCon0 = dataIn。 3’b111: begin phraseCon1 = dataIn[7:4]。 control = dataIn[3:0]。 endendcase整個(gè)always語句以latch、add、dataIn為敏感信號(hào)，當(dāng)其中一個(gè)有變化時(shí)，執(zhí)行語句。當(dāng)latch、cs為低電平時(shí)，寫入寄存器數(shù)據(jù)。當(dāng)為其它情況時(shí)，根據(jù)Verilog語法，將保持上一狀態(tài)，即實(shí)現(xiàn)鎖存功能。設(shè)計(jì)完成后，對(duì)其仿真，仿真結(jié)果如圖53所示:觀察仿真結(jié)果，在cs為低電平時(shí)，在latch為低電平時(shí)，往各功能寄存器寫入數(shù)據(jù)。當(dāng)cs為高電平時(shí)，片選信號(hào)無效，無法寫入功能寄存器數(shù)據(jù)。根據(jù)圖形，我們發(fā)現(xiàn)該模塊功能完全得到了實(shí)現(xiàn)。圖53 Wri模塊仿真結(jié)果 count24模塊count24模塊主要實(shí)現(xiàn)分頻器功能，其實(shí)質(zhì)是一個(gè)24位的計(jì)數(shù)器。它有3個(gè)輸入，1個(gè)輸出。輸入信號(hào)有清零信號(hào)cr、時(shí)鐘信號(hào)clk，還有一組分頻控制信號(hào) ldword。輸出實(shí)際上是計(jì)數(shù)器的溢出信號(hào)c。該模塊的實(shí)現(xiàn)代碼如下所示:Always@ (posedge clk or negedge cr) if (!cr) begin q=0。 c=0。 end else if (q == ldword – 1 //q == 24’hfffffff) begin q = 0。 c = 1。 end else begin q =q+1。 c = 0。 end每一個(gè)時(shí)鐘到來時(shí)，該計(jì)數(shù)器加l，當(dāng)計(jì)到ldword1時(shí)，計(jì)數(shù)器清零并重新計(jì)數(shù)，而溢出信號(hào)c發(fā)出一個(gè)脈沖，該計(jì)數(shù)器實(shí)際上是ldwordl進(jìn)制計(jì)數(shù)器，c信號(hào)實(shí)際上是clk信號(hào)的ldword分頻。其仿真結(jié)果如圖54所示:圖54 count24模塊仿