【文章內(nèi)容簡介】 ，將輸入寄存器中的數(shù)據(jù)緩沖到 8 位 DAC 寄存器內(nèi) XFER 為傳輸控制信號，低電平有效 輸出線（ 3 條）： FBR 為集成運放的反饋線，常常接到集成運放的輸出端。 OUT1I 和OUT2I 為兩條模擬電流輸出線。 OUT1I + OUT2I 為一常數(shù)，若輸入數(shù)值量全為“ 1”時，則 OUT1I取最大值， OUT2I 取最小值；若輸入全為“ 0”時， OUT1I 取最小值， OUT2I 取最大值。 電源線（ 4 條）： ccV 為電源輸入線，可在 +5～ +15V 范圍內(nèi)選擇。 refU 為參考電壓，一般在 0～ +10V 范圍，由穩(wěn)壓電源提供。 DGND 為數(shù)字量地線， AGND為模擬量地線。 . 13 ②工作方式 由于 DAC0832 內(nèi)部有兩級緩沖寄存器，所以有三種工作方式可供選擇： 直通工作方式 1WR 、 2WR 、 XFER 及 CS 接低電平， ILE 接高電平。即不用寫信號控制，外部輸入數(shù)據(jù)直通內(nèi)部 8 位 D/A 轉換器的數(shù)據(jù)輸入端。 單緩沖工作方式 2WR 、 XFER 接低電平，使 8 位 DAC 寄存器處于 直通狀態(tài)，輸入數(shù)據(jù)經(jīng)過 8 位輸入寄存器緩沖控制后直接進入 D/A 轉換器。 雙緩沖工作方式 兩個寄存器均處于受控狀態(tài)，輸入數(shù)據(jù)要經(jīng)過兩個寄存器緩沖控制后才進入 D/A轉換器。這種工作方式可以用來實現(xiàn)多片 D/A轉換器的同步輸出。 ③ 轉換公式 為了將模擬電流轉換成模擬電壓，需把 DAC0832 的兩個輸出端 OUT1I 和 OUT2I 分別接到運算放大器的兩個輸入端上，經(jīng)過一級運放得到單級性輸出電壓 A1U 。 D/A 轉換單級性輸出電路圖如圖 所示，該電路為 8 位數(shù)字量 07DD 經(jīng) D/A 轉換器轉換為單級性電壓輸出。 轉換公式如下： 一級運放的輸出電壓：A1 REF 8DU =V 2? () D 為數(shù)字量的十進制數(shù)，即 7 6 1 07 6 1 0D = D 2 + D 2 + ... + D 2 + D 2? ? ? ? 當 REFV =5V 時， DAC0832 的轉換表如表 所示。 表 DAC0832 轉換表 參考電壓 輸入數(shù)據(jù) 輸出電壓 二進制 十進制數(shù) 十六進制 單級性輸出 REFV 7D 6D 5D 4D 3D 2D 1D 0D D H A1U +5V 0 0 0 0 0 0 0 0 0 00 0V 1 0 0 0 0 0 0 0 128 80 1 1 1 1 1 1 1 1 255 FF 濾波電路設計 (1)濾波電路原理 濾波器是一種能使有用信號頻率通過 ,同時抑制無用頻 率成分的電路 ,廣泛應用于電子、電氣、通信、計算機等領域的信號處理電路中。濾波器的種類很多，在本次設計中用到集成有源濾波器。集成有源濾波器是由集成運放和電阻電容等器件組成 . 14 的。隨著電子技術、集成電路技術的迅速發(fā)展，集成有源濾波器在許多領域得到廣泛應用。 在本次設計中，我們要濾除的頻率分量主要是 D/A 轉換器所產(chǎn)生的高頻分量，與我們所要保留的信號頻率相差很遠，因此相對來說，濾波器在通帶內(nèi)的平坦程度對我們來說比其衰減陡度更為重要，本次設計選擇一階低通濾波器電路。一階低通濾波包含一個 RC 電路。圖 是一階低通濾波電 路 。 (2)濾波電路參數(shù)計算 圖 低通濾波電路 該濾波電路是反相放大器，其傳遞函數(shù)為 ： ? ?? ? ? ?? ?0 f f 0fi 1 1 1 f fcU s Z s I GR1G S = =U s Z s I R 1+ sC R s1+w?? ??????（ ） = () 上式 (22)中 ， f0 1RG R??為零頻增益 ， cw =ff1RC 為截止角頻率 。 其頻率特性為 ： ? ? 0cGG jw w1+j w? () 幅頻特性為 ： ? ? 02cGG ωω1+ω??????? () 相頻特性為 ： ? ?cωδ w = πa rc ta n ω?????? () 已知截止頻率 0f ， 先確定 R 的值，然后根據(jù) cw = ff1/RC ， f f cC 1/ R w? ，得出電容的值，再由電容值去求電阻值。濾波信號是從運算放大器的同相 端輸入的，所以應該選用共模輸入范圍較大的運算放大器。 運算放大器的增益帶寬積應滿足od up 0A A f? ，取 od upA 100A? 。 一階低通濾波器的缺點是 :阻帶特性衰減太慢 ， 一般為20dB/10out， 所以這種電路只適用于對濾波特性要求不高的場合 。 只適合于低頻信號 。 時鐘電路 765T L 0 8 2 1 /2R1 5 . 1 K AOUTR2 7 . 2 K1 0 3U i n . 15 時鐘輸入是波形發(fā)生器必不可少的一部分， 它能為 FPGA 提供時鐘脈沖信號，考慮到 EDA 開發(fā)系統(tǒng)時鐘輸入的重要性，一個是 50MHz 的有源晶振作為時鐘信號源輸入，主要 用于輸入大的時鐘信號，為波形發(fā)生器提供基準的時鐘脈沖輸入。 有源晶振電路如圖 所示： 1 32 4U5H O 1 2C L KV C C 圖 有源晶振電路 有源晶振的驅動能力強，晶振頻率比較大，能達到幾百兆 Hz，采用有源晶振作為時鐘源可以使電路的時鐘擴大。 HO12 系列的有源晶振采用 TTL/HCMOS 技術，頻率范圍是 1000Hz1000MHz，這里我們采用的是 50MHz 的有源晶振。 下載電路 FPGA 配置可以使用專用的編程設備，也可以使用下載電纜。電可擦除編程工藝的優(yōu)點是編程后信息不會因掉電 而丟失，但編程的次數(shù)有限，編程的速度不快。 對于 SRAM 型 FPGA 來說，可反復進行配置，在加電時可隨時更改邏輯，但掉電 后芯片中的信息丟失，每次上電時，必須重新載入信息，下載信息的保密性也不如前者。使用 ALTERA 的 ByteBlaster(MV)并行下載電纜，連接 PC 機的并行打印口和需要編程或配置的器件，并與 MAX+PlusII配合可以對 ALTERA 公司的多種 CPLD、FPGA 進行配置或編程。 ByteBlaster(MV)下載電纜與 ALTERA 器件的接口一般是 10 芯的接口，其中 ByteBlaster(MV)與計算機并口連接。 MV 即混合電壓的意思。引腳對 應關系如圖 所示， 10 芯連接信號如表 所示。 圖 10 芯片下載口 表 芯接口各引腳信號名稱 模式 1 2 3 4 5 6 7 8 9 10 PS DCK GND CONF_DONE VCC nCONFIG _ nSTATUS _ DATA0 GND 1 3 5 7 92 4 6 8 10 . 16 用 Altera 的 ByteBlaster(MV)并行下載電纜，連接 PC 機的并行打印機口和需要編程的器件，在線 配置 FPGA，調試非常的方便。 基于 SRAM LUT 的 FPGA 器件，由于是易失性器件，以 ICR(InCircuit Reconfigurability)即在線可重配置方式代替在線系統(tǒng)可編程 (ISP)。電路可重配置是指允許在器件已經(jīng)配置好的情況下進行重新配置，以改變電路邏輯結構和功能。在利用 FPGA 進 行設計時可以利 用 FPGA的 ICR 特性，通過連接 PC 機的下載電纜快速地下載設計文件至 FPGA 進行硬件驗證。 PS 被動串行模式 (MSEL1=0、 MSEL0=0)， PPS 被動并行同步模式(MSEL1= MSEL0=0)， PSA 被動串行異步模式 (MSEL1= MSEL0=0)，PPA 被動并行異步模式 (MSEL1= MSEL0=1)， JTAG 模式 (MSEL1=0、MSEL0=0)。 圖 為 FPGA 芯片 PS 模式配置電路。 圖 ByteBlaster（ MV）配置 FPGA 芯片介紹 (1)FPGA 的配置方式 在利用 FPGA進行設計時可以利 用 FPGA的 ICR特性，通過連接 PC機的下載電纜快速地下載設計文件至 FPGA進行硬件驗證。 Altera的基于 SRAM LUT的 FPGA提供了五種配置模式 ， 這些模式通過 FPGA上的兩個模式選擇引腳 MSEL1和MSEL0和設定的電平來決定的。 FPGA的配置引腳功能 如下： MSEL0、 MSEL1：輸入 ， (0， 0)為串行 配置 或使用 配置 器件模式； (1， 0)為并行同步模式； (1， 1)為并行異步模式。 nSTATUS： 雙向集電極開路，上電后被器件拉低， 在 5uS之內(nèi)， 被器件釋放， (當使用一個專用配置器件時，專用加載器件將控制這個腳為低長達 200ms。 )這個管腳必須通過一個 1K電阻上拉到 VCCIO； 如果在配置過程中，如有錯誤發(fā)生，本管腳被器件拉；如果在配置或初始化過程中，有一個外部的信號源驅動本管腳為低，則器TCKTDOTMSTDIVCC VCCALTERA 的M AX 7000 系列器件VCCGNDGNDGNDB y teB las ter10 芯接口引腳 1 . 17 件進入一個錯誤的狀態(tài)；在配置或初始化之后，驅動本管腳為低，不會影響器件。但是，如果使 用專用配置器件，驅動本管腳低將引起配置器件試圖去配置 FLEX 器件。 nCONFIG：輸入，配置控制引腳，由 01的跳變開始配置，由 10跳變則復位器件；當設定本管腳為 0時，所有 I/O為三態(tài)。 CONF_DONE：雙向集電極開路，狀態(tài)輸出：在配置之前和配置過程中，器件驅動本管腳為 0，一旦所有配置數(shù)據(jù)都被接收并沒有錯誤發(fā)生，則初始化時鐘周期開始時器件釋放本管腳；狀態(tài)輸入：在所有數(shù)據(jù)被接收后，本管腳為高電平，器件初始化，然后進入用戶模式；本管腳必須通過一個 1K的電阻上拉到 VCCIO外部的信號源可以驅動本管腳為低 ，來延遲初始化的過程，當使用一個配置器件進行配置除外，在配置以及初始化之后，驅動本管腳為低 ， 不影響配置器件。 DCLK：輸入，時鐘輸入，用于從一個外部信號源輸入時鐘數(shù)據(jù)進入器件，在串行異步模式或并行異步模式配置中 ， DCLK應當被拉高， 不能懸空。 nCE：輸入，低有效芯片使能，本管腳使用低電平使能器件來允許配置，對于單芯片配置應當被固定為低電平，在配置以及初始化過程和用戶模式，本管腳必須固定為低電平；在級聯(lián)時 ， 第一片的 nCE接地，前一片的 nCEO接后一片的 nCE。 nCEO：輸出，當設備配置完成后被驅動為低電 平。在多器件配置過程中， 這個管腳用來連接后面器件的 nCE引腳， 最后一片的 nCEO懸空。 nRS：輸入， 讀選通輸入： 對于 APEX II、 Mercury、 ACEX 1K、 APEX 20K 和 FLEX10K器件低電平表示在 DATA7引腳輸出的是 RDYnBSY信號；對于 FLEX 6000 器件，低電平表示在 DATA引腳輸出的是 RDYnBSY信號，如果 nRS 管腳沒有使用，應該被固定連接到高電平。 RDYnBSY： 輸出，忙閑信號：高電平表示器件準備好來存取另外字節(jié)的數(shù)據(jù)；高電平表示器件沒有準備好接收另外字節(jié) 的數(shù)據(jù)。 nCS、 CS：輸入， 片選擇信號： nCS為低電平且 CS為高電平器件被使能可以進行配置，如果只有一個芯片選擇輸入被使用，那么另外一個必須被激活，在配置和初始化的過程中， nCS和 CS管腳必須被處于有效狀態(tài)。 CLKUSR：輸入， 可選的用戶時鐘輸入信號：用在初始化過程中； (注：在 初始化過程中可以繼續(xù)使用配置數(shù)據(jù)用的 DCLK，或者切換到用 CLKUSR)。 DATA[7..1]： 數(shù)據(jù)輸入：并行的字節(jié)流數(shù)據(jù)通過 DATA[7..1]與 DATA0輸入器件。 DATA0：輸入， 數(shù)據(jù)輸入：在串行配置模式下比特流數(shù)據(jù)通過 DATA0寫入器 . 18 件。 DATA7：輸出， 在 FPGA配置方式， DATA的數(shù)據(jù)是被 RDYnBSY信號通過電平觸發(fā)方式在 nRS信號已經(jīng)被鎖存之后寫入。 INIT_DONE： 輸出集電極開路，狀態(tài)管腳：可以被用來指示器件已經(jīng)被初始化或者已經(jīng)進入用戶模式；在配置過程中 INIT_DONE 引腳保