【文章內(nèi)容簡(jiǎn)介】 波器組成,結(jié)構(gòu)框圖如下圖 1所示。其基本原理就是將信號(hào)數(shù)據(jù)先存儲(chǔ)起來，然后在頻率控制字的作用下，通過相位累加器從存儲(chǔ)器中讀出信號(hào)數(shù)據(jù)，最后經(jīng)過數(shù)/模轉(zhuǎn)換和低通濾波后輸出頻率合成。這種頻率合成方法可以獲得高精度頻率和相位分辨率、快速頻率轉(zhuǎn)換時(shí)間和低相位噪聲的頻率信號(hào)，而且結(jié)構(gòu)簡(jiǎn)單集成度高。頻率控制字相位累加器相位控制字信號(hào)查找表幅度控制字乘法器信號(hào)輸出圖 1： DDS 原理圖工作原理：每個(gè)時(shí)鐘脈沖，加法器就將頻率控制字 K 與累加器輸出的累加相位數(shù)據(jù)相加，把相加后的結(jié)果送至累加寄存器的數(shù)據(jù)輸入端。累加寄存器將加法器在上一個(gè)時(shí)鐘脈沖作用后所產(chǎn)生的新相位數(shù)據(jù)反饋到加法器的輸入端，以使加法器在下一個(gè)時(shí)鐘脈沖的作用下繼續(xù)與頻率控制字相加。這樣，相位累加器在時(shí)鐘脈沖作用下，不斷地對(duì)頻率控制字進(jìn)行線性相位累加。由此可以看出，相位累加器在每一個(gè)時(shí)鐘脈沖輸入時(shí)，把頻率控制字累加一次，相位累加器輸出的數(shù)據(jù)就是合成信號(hào)的相位，相位累加器溢出的頻率就是 DDS 的輸出的信號(hào)頻率。用相位累加器輸出的數(shù)據(jù)作為信號(hào)存儲(chǔ)器（ROM）的相位取樣地址，這樣就可把存儲(chǔ)在信號(hào)存儲(chǔ)器內(nèi)的信號(hào)抽樣值（二進(jìn)制編碼）經(jīng)查找表查出，完成相位到幅值的轉(zhuǎn)換。由于 DDS 的模塊化結(jié)構(gòu)，其輸出信號(hào)由信號(hào)查找表中的數(shù)據(jù)來決定，因此，只需改變查找表中的數(shù)據(jù)，就能很方便地利用 DDS 產(chǎn)生正弦波、方波、三角波等任意信號(hào)。 DDS 的優(yōu)點(diǎn) (l)輸出頻率相對(duì)帶寬較寬輸出頻率帶寬為 50%fs(理論值 )，但考慮到低通濾波器的特性和設(shè)計(jì)難度以及對(duì)輸出信號(hào)的散雜抑制，實(shí)際輸出帶寬仍可達(dá)到 40%fs。(2)頻率轉(zhuǎn)換時(shí)間短9DDS 是一個(gè)開環(huán)系統(tǒng)，無任何反饋環(huán)節(jié)這種結(jié)構(gòu)使得 DDS 的頻率轉(zhuǎn)換時(shí)間極短。事實(shí)上，在 DDS 頻率控制字改變之后，需經(jīng)過一個(gè)時(shí)鐘周期后按照新的相位增量累加，才能實(shí)現(xiàn)頻率的轉(zhuǎn)換。因此，頻率時(shí)間等于頻率控制字的傳輸時(shí)間，也就是一個(gè)時(shí)鐘周期的時(shí)間。時(shí)鐘頻率越高，轉(zhuǎn)換時(shí)間越短。DDS 的轉(zhuǎn)換時(shí)間可達(dá)納微秒級(jí)數(shù)量級(jí)，比使用其他的頻率合成方法都要短數(shù)個(gè)數(shù)量級(jí)。(3)頻率分辨率高若時(shí)鐘 fs 的頻率不變，DDS 的頻率分辨率就是由相位累加器的位數(shù) N 決定。只要增加相位累加器的位數(shù) N 即可獲得任意小的頻率分辨率。目前，大多數(shù) DDS 的分辨率在 1Hz 數(shù)量級(jí)，許多小于 1mHz 甚至更小。(4)相位變化連續(xù)改變 DDS 輸出頻率，實(shí)際上改變的是每一個(gè)時(shí)鐘周期的相位增量，相位函數(shù)的曲線是連續(xù)的，只是在改變頻率的瞬間其頻率發(fā)生了突變，因而保持了信號(hào)相位的連續(xù)。(5)輸出信號(hào)的靈活性只要在 DDS 內(nèi)部加上相應(yīng)控制如調(diào)頻控制 FM，調(diào)相控制 PM 和調(diào)幅控制 AM 即可以方便靈活實(shí)現(xiàn)調(diào)頻，調(diào)頻和調(diào)幅等功能，產(chǎn)生 FSK，PSK，ASK ，MSK 等信號(hào)。另外，只要在 DDS 的信號(hào)存儲(chǔ)器存放不同信號(hào)數(shù)據(jù)，就可以實(shí)現(xiàn)各種信號(hào)的輸出，如三角波，鋸齒波和矩形波甚至是任意信號(hào)。當(dāng) DDS 的信號(hào)存儲(chǔ)器分別存放正弦和余弦函數(shù)表時(shí)，即可得到正交的兩路輸出。(6)其他優(yōu)點(diǎn)由于 DDS 中幾乎所有部件都屬于數(shù)字電路，易于集成，功耗低，體積小，重量輕，可靠性高，且易于程控，使用相當(dāng)靈活，因此性價(jià)比極高。 DDS 的缺點(diǎn) (l)輸出帶寬范圍有限由于 DDS 內(nèi)部 DAC 和信號(hào)存儲(chǔ)器 (ROM)的工作速度有限，使得 DDS 輸出的最高頻率有限。目前市場(chǎng)上采用 CMOS，TTL ，EcL ，工藝制作的 DDS 芯片，工作頻率一般在幾十MHz 至 400MHz 左右。采用 GaAS 工藝的 DDS 芯片工作頻率可達(dá) 2GHz 以上。(2)輸出散雜大由于 DDS 采用全數(shù)字結(jié)構(gòu)，不可避免地引入了散雜。其來源主要由三個(gè)：相位累加器相位舍入誤差造成的散雜；幅度量化誤差造成的散雜和 DAC 非理想特性造成的散雜。103 DDS 信號(hào)發(fā)生器的 FPGA 實(shí)現(xiàn) FPGA 及其開發(fā)環(huán)境簡(jiǎn)介 現(xiàn)場(chǎng)可編程門陣列（FPGA）簡(jiǎn)介 FPGA(Field Programmable Gate Array)即現(xiàn)場(chǎng)可編程門陣列，它是在PAL、 GAL、EPLD 等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路(ASIC)領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。FPGA 的使用非常靈活，同一片 FPGA 通過不同的編程數(shù)據(jù)可以產(chǎn)生不同的電路功能。FPGA 在通信、數(shù)據(jù)處理、網(wǎng)絡(luò)、儀器、工業(yè)控制、軍事和航空航天等眾多領(lǐng)域得到了廣泛應(yīng)用。隨著功耗和成本的進(jìn)一步降低，F(xiàn)PGA 還將進(jìn)入更多的應(yīng)用領(lǐng)域。 FPGA 的基本組成部分有可編程輸入 /輸出單元、基本可編程邏輯單元、嵌入式 RAM 塊、豐富的布線資源、底層嵌入功能單元等。（1）可編程輸入輸出單元 可編程輸入輸出單元（IOE）是芯片和外界電路的接口部分，完成不同電氣特性下對(duì)輸入/輸出信號(hào)的驅(qū)動(dòng)與匹配需要。為了使 FPGA 有更靈活的應(yīng)用，目前大多數(shù) FPGA 的 I/O 單元被設(shè)計(jì)成可編程模式，通過軟件的靈活配置，可以適配不同的電氣標(biāo)準(zhǔn)和物理特性，調(diào)整匹配阻抗特性、上下拉電阻、輸出驅(qū)動(dòng)電流大小等。一般來說，F(xiàn)PGA 支持的常見電氣標(biāo)準(zhǔn)有 LVTTL、LVCOMS、SSTL、HSTL、LVDS、LVPECL 和 PCI 等。（2）基本可編程邏輯單元 基本可編程邏輯單元（LE）是可編程邏輯器件的主體，可以根據(jù)設(shè)計(jì)靈活地改變其內(nèi)部連接與配置,完成不同的邏輯功能。每個(gè) LE 包含了一個(gè) 4 輸入的查找表（LUT） 、一個(gè)帶有同步使能的可編程觸發(fā)器一個(gè)進(jìn)位鏈和一個(gè)級(jí)聯(lián)鏈。查找表完成純組合邏輯功能；寄存器配置相當(dāng)靈活，可配置為帶同/異步復(fù)位/置位、時(shí)鐘使能的觸發(fā)器或者配置為鎖存器。 （3）嵌入式 RAM 塊 大多數(shù) FPGA 都有內(nèi)嵌的塊 RAM（Block RAM） 。FPGA 內(nèi)部嵌入可編程 RAM 模塊，大大地拓展了 FPGA 的應(yīng)用范圍和使用靈活性。在本文中實(shí)現(xiàn)的過程中，塊 RAM 是設(shè)計(jì)不可或缺的資源，內(nèi)部 RAM 的使用節(jié)省了片外器件，從而節(jié)省了系統(tǒng)成本。FPGA 內(nèi)嵌的塊 RAM 一般可以靈活配置為單端口 RAM（Single Port RAM） 、雙端口 RAM（Double Ports RAM） 、偽雙端口 RAM（Pseudo DPRAM） 、CAM（Content Adderssable Memory） 、FIFO（ First In First Out）等常用存儲(chǔ)結(jié)構(gòu)。（4）布線資源 布線資源連通 FPGA 內(nèi)部所有單元，連線的長(zhǎng)度和工藝決定著信號(hào)在連線上的驅(qū)動(dòng)能力和傳輸速度。FPGA 內(nèi)部有著非常豐富的布線資源，這些布線資源根據(jù)工藝、長(zhǎng)度、寬度11和分布位置的不同而不同的等級(jí)，有一些是全局性的專用布線資源，用以完成器件內(nèi)部的全局時(shí)鐘和全局復(fù)位/置位的布線；一些叫做長(zhǎng)線資源，用以完成器件 Bank 間的一些高速信號(hào)和一些第二全局時(shí)鐘信號(hào)的布線，也稱為 Low Skew 信號(hào)的布線；還有一些叫做短線資源，用以完成基本邏輯單元之間的邏輯互聯(lián)與布線。（5）底層嵌入功能單元 這里所說的底層嵌入功能單元指的是那些通用程度較高的嵌入式功能模塊，比如PLL、DSP、CPU 等,隨著 FPGA 的發(fā)展，這些功能模塊被越來越多的嵌入到 FPGA 內(nèi)部，以滿足不同場(chǎng)合的要求。在本設(shè)計(jì)中，選用的 FPGA 是 Altera 公司的 Cyclone II 系列的EP2C5Q208。 Cyclone II 是 Altera 公司 Cyclone 系列的第二代產(chǎn)品，由于采用了低 K 介質(zhì)的 90nm 工藝制造，從而將產(chǎn)品成本降低 30%，同時(shí)將邏輯密度提升 3 倍。另外，CycloneII 系列的 FPGA 采用了 的內(nèi)核電壓，將功耗降到了非常低的范圍。 Quartus II 集成開發(fā)環(huán)境 Quartus II 軟件是 Altera 的綜合開發(fā)工具，它集成了 Altera 的 FPGA/CPLD 開發(fā)流程中所涉及的所有工具和第三方軟件接口。Quartus 版本幾乎支持 Altera 現(xiàn)行的所有FPGA，在該集成開發(fā)環(huán)境中可以實(shí)現(xiàn)電路的設(shè)計(jì)、綜合、適配到最后形成下載文件以及在線配置 FPGA，還能對(duì)電路進(jìn)行功能仿真，對(duì)適配后形成的最終電路進(jìn)行時(shí)序仿真。也就是說只要有了 Quartus II 這個(gè)集成開發(fā)環(huán)境，就基本上可以完成 Altera 公司 FPGA 開發(fā)過程中的所有工作。另外，為了方便設(shè)計(jì)，Quartus II 還提供了免費(fèi) LPM 模塊供用戶調(diào)用，如計(jì)數(shù)器、存儲(chǔ)器、加法器、乘法器等。除了這些免費(fèi)的 LPM 模塊外，Altera 公司還開發(fā)了有償 IP 核提供給有