【正文】 d0) aword=1239。b0。endendendif(!dds_adec_key)beginadec_key_t=adec_key_t+2539。d1。if(ainc_key_t=2539。endendendalways (posedge clk50)if(!rst)beginaword=1239。d7000000)beginfdec_key_t=2539。d1000000。if(finc_key_t=2539。always (posedge clk50)if(!rst)beginfword=3239。initial fword=3239。 //da_clkreg [24:0] finc_key_t。reg [31:0] fword。output [1:0] xuanze。input dds_adec_key。input [1:0] dds_mod_key。他的嚴(yán)謹(jǐn)?shù)目茖W(xué)作風(fēng)、豐富的科研經(jīng)驗(yàn)一直是我工作、學(xué)習(xí)中的榜樣。23致謝大學(xué)四年，我在光電信息科學(xué)技術(shù)學(xué)院電子信息工程專業(yè)攻讀學(xué)士學(xué)位；四年后的今天，我?guī)е鴿M心的感激離開這充滿陽光與活力的校園。到今天看來，單片機(jī)的時(shí)代已經(jīng)接近飽和，人們?cè)谧非蟾焯幚硭俣?，更高精度的過程中也在無形的促使著社會(huì)科技水平不斷向前發(fā)展。20 系統(tǒng)仿真及測(cè)試結(jié)果通過 QuartusII 提供的硬件仿真軟件 SignalTap II 的仿真結(jié)果為：圖 12 正弦波圖 13 方波圖 14 三角波21圖 15 鋸齒波 系統(tǒng)實(shí)際測(cè)試結(jié)果圖 16 實(shí)際測(cè)試圖22總結(jié)設(shè)計(jì)整體上是成功的，實(shí)現(xiàn)了所預(yù)期的功能。 DSPBulider 設(shè)計(jì) DDS 信號(hào)發(fā)生模塊利用 DSP Builder 工具設(shè)計(jì)的 DDS 信號(hào)產(chǎn)生模塊原理圖如下圖所示：圖 3 相位累加器圖 4 信號(hào)查找表在 Matlab 中使用 DSPBulider 構(gòu)建 DDS 信號(hào)發(fā)生模塊，并利用其提供的功能生成硬件描述語言模塊，在后期的設(shè)計(jì)中使用，如下圖所示：16圖 5 信號(hào)發(fā)生器模塊 QuartusII 中設(shè)計(jì) DDS 信號(hào)控制模塊 DDS 控制模塊通過改變幅度控制字，頻率控制字和相位控制字的值可以控制 DDS 信號(hào)產(chǎn)生模塊輸出信號(hào)的幅度，頻率和相位。 第三步和第四步可以不分先后。(2)設(shè)計(jì)流程的第二步：通過 SignalCompiler 把 Simulink 的模型文件轉(zhuǎn)化為硬件描述語言文件，以供其它的EDA（ Quartus II、ModelSim 等）軟件處理，這些軟件不能直接處理 Matlab/Simulink 產(chǎn)生的模型文件，那么 DSP Builder 中的 SignalCompiler 模塊用于完成模型文件到硬件描述語言文件的轉(zhuǎn)換，轉(zhuǎn)換之后的 HDL 文件是 RTL 級(jí)（寄存器傳輸級(jí)，即可綜合的格式） 。在 MATLAB 中，原理圖以后綴名 mdl 文件保存，在電路圖設(shè)計(jì)好后，用戶便可以通過 SignalCompiler 生成 VHDL 文件和 TCL 腳本文件或者直接生成QuartusII 文件。他作為 Matlab的一個(gè) Simulink 工具箱，使得用 FPGA 設(shè)計(jì) DSP 系統(tǒng)完全通過 Simulink 的圖形化界面進(jìn)行建模、系統(tǒng)級(jí)仿真，設(shè)計(jì)模型可直接向 VHDL 硬件描述語言轉(zhuǎn)換，并自動(dòng)調(diào)用QuartusⅡ等 EDA 設(shè)計(jì)軟件，完成綜合、網(wǎng)表生成以及器件適配乃至 FPGA 的配置下載，使得系統(tǒng)描述與硬件實(shí)現(xiàn)有機(jī)的融合為一體，充分體現(xiàn)了現(xiàn)代電子技術(shù)自動(dòng)化開發(fā)的特點(diǎn)與優(yōu)勢(shì)。 (7)Verilog 語言對(duì)仿真提供強(qiáng)大的支持，雖然現(xiàn)在出現(xiàn)了專門的用于驗(yàn)證的語言，但用verilog 語言直接對(duì)設(shè)計(jì)進(jìn)行測(cè)試任然是大部分工程師的首選。 (4)所有的后端生產(chǎn)廠商都提供 verilog 的庫支持，這樣在制造芯片時(shí)，可以有更多的選擇。采用 Verilog 語言設(shè)計(jì)的優(yōu)點(diǎn)有以下幾點(diǎn): (l)作為一種通用的硬件描述語言，Verilog 易學(xué)易用，因?yàn)樵谡Z法上它與 C 語一言非常類似，有 C 語言編程經(jīng)驗(yàn)的人很容易發(fā)現(xiàn)這一點(diǎn)。隨著這種仿真器的流行， verilogHDL 語言得到迅速發(fā)展。軟件設(shè)計(jì)語言中沒有時(shí)序概念，難以描述信號(hào)間的時(shí)序關(guān)系。一般來說，完整的 FPGA 設(shè)計(jì)流程包括電路設(shè)計(jì)與輸入、功能仿真、綜合、綜合后仿真、實(shí)現(xiàn)、布線后仿真與驗(yàn)證、板級(jí)仿真驗(yàn)證與調(diào)試等主要步驟。采用硬件描述語言的優(yōu)點(diǎn)易于使用自頂向下的設(shè)計(jì)方法、易于模塊規(guī)劃和復(fù)用、移植性強(qiáng)、通用性好。另外，為了方便設(shè)計(jì)，Quartus II 還提供了免費(fèi) LPM 模塊供用戶調(diào)用，如計(jì)數(shù)器、存儲(chǔ)器、加法器、乘法器等。另外，CycloneII 系列的 FPGA 采用了 的內(nèi)核電壓，將功耗降到了非常低的范圍。FPGA 內(nèi)部有著非常豐富的布線資源，這些布線資源根據(jù)工藝、長度、寬度11和分布位置的不同而不同的等級(jí)，有一些是全局性的專用布線資源，用以完成器件內(nèi)部的全局時(shí)鐘和全局復(fù)位/置位的布線；一些叫做長線資源，用以完成器件 Bank 間的一些高速信號(hào)和一些第二全局時(shí)鐘信號(hào)的布線，也稱為 Low Skew 信號(hào)的布線；還有一些叫做短線資源，用以完成基本邏輯單元之間的邏輯互聯(lián)與布線。FPGA 內(nèi)部嵌入可編程 RAM 模塊，大大地拓展了 FPGA 的應(yīng)用范圍和使用靈活性。（2）基本可編程邏輯單元 基本可編程邏輯單元（LE）是可編程邏輯器件的主體，可以根據(jù)設(shè)計(jì)靈活地改變其內(nèi)部連接與配置,完成不同的邏輯功能。 FPGA 的基本組成部分有可編程輸入 /輸出單元、基本可編程邏輯單元、嵌入式 RAM 塊、豐富的布線資源、底層嵌入功能單元等。它是作為專用集成電路(ASIC)領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。采用 GaAS 工藝的 DDS 芯片工作頻率可達(dá) 2GHz 以上。當(dāng) DDS 的信號(hào)存儲(chǔ)器分別存放正弦和余弦函數(shù)表時(shí)，即可得到正交的兩路輸出。目前，大多數(shù) DDS 的分辨率在 1Hz 數(shù)量級(jí)，許多小于 1mHz 甚至更小。時(shí)鐘頻率越高，轉(zhuǎn)換時(shí)間越短。 DDS 的優(yōu)點(diǎn) (l)輸出頻率相對(duì)帶寬較寬輸出頻率帶寬為 50%fs(理論值 )，但考慮到低通濾波器的特性和設(shè)計(jì)難度以及對(duì)輸出信號(hào)的散雜抑制，實(shí)際輸出帶寬仍可達(dá)到 40%fs。這樣，相位累加器在時(shí)鐘脈沖作用下，不斷地對(duì)頻率控制字進(jìn)行線性相位累加。其基本原理就是將信號(hào)數(shù)據(jù)先存儲(chǔ)起來，然后在頻率控制字的作用下，通過相位累加器從存儲(chǔ)器中讀出信號(hào)數(shù)據(jù)，最后經(jīng)過數(shù)/模轉(zhuǎn)換和低通濾波后輸出頻率合成。通過 DDS 可以比較容易的產(chǎn)生一些通信中常用的調(diào)制信號(hào)如:頻移鍵控 (FSK)、二進(jìn)制相移鍵控(BPsK)和正交相移鍵控(QPSK)。由于 DDS 的自身特點(diǎn)，還可以很容易的產(chǎn)生一些數(shù)字調(diào)制信號(hào)，如 FSK、PSK 等。這些芯片集成度高內(nèi)部都集成了 D/A 轉(zhuǎn)換器，精度最高可達(dá) 12bit。如 AD700AD9850、AD985AD985AD9858 等。任意波在各個(gè)領(lǐng)域特別是在測(cè)量測(cè)試領(lǐng)域有著廣泛的應(yīng)用。雜散又稱寄生信號(hào)，分為諧波分量和非諧波分量，主要由頻率合成過程中的非線性失真產(chǎn)生，也有頻率合成器內(nèi)外干擾的影響，還與頻率合成方式有關(guān)；相位噪聲是瞬間頻率穩(wěn)定度的頻域表示，在頻譜上表現(xiàn)為主譜兩邊連續(xù)噪聲邊帶。頻率分辨率指兩個(gè)輸出頻率之間的最小間隔。對(duì)頻率合成器的基本要求是既要合成所需頻率，又要保證信號(hào)的純凈。但直接式頻率合成器電路結(jié)構(gòu)復(fù)雜，體積大，成本較高，研制調(diào)試一般比較困難，由于采用了大量的混頻、濾波電路，直接式頻綜很難抑制因非線性而引入的雜波干擾，因而難以達(dá)到較高的雜波抑制度。該方法頻率轉(zhuǎn)換時(shí)間短，用這種方法合成的頻率范圍將受到限制，更重要的是由于采用大量的倍頻，混頻，分頻，濾波等裝置，使得頻率合成器不僅帶來了龐大的體積和重量，而且輸出的諧波，噪聲及寄生頻率都難以抑制，目前己基本不被采用。量化的技術(shù)指標(biāo)： (1)能夠輸出典型的方波，三角波，正弦波。而傳統(tǒng)信號(hào)發(fā)生器采用專用芯片，成本高，控制方式不靈活，已經(jīng)越來越不能滿足現(xiàn)代電測(cè)量的需要。 90 年代末，出現(xiàn)幾種真正高性能、高價(jià)格的信號(hào)發(fā)生器、但是 HP 公司推出了型號(hào)為 HP770S 的信號(hào)模擬裝置系統(tǒng)，它由 HP8770A 任意信號(hào)數(shù)字化和 HP1776A 信號(hào)發(fā)生軟件組成。信號(hào)發(fā)生器具有連續(xù)的相位變換、和頻率穩(wěn)定性等優(yōu)點(diǎn)，不僅可以模擬各種復(fù)雜信號(hào)，還可對(duì)頻率、幅值、相移、信號(hào)進(jìn)行動(dòng)態(tài)、及時(shí)的控制，并能夠與其它儀器進(jìn)行通訊，組成自動(dòng)測(cè)試系統(tǒng)，因此被廣泛用于自動(dòng)控制系統(tǒng)、震動(dòng)激勵(lì)、通訊和儀器儀表領(lǐng)域。它已廣泛應(yīng)用于通訊、雷達(dá)、遙控測(cè)試、電子對(duì)抗、