【正文】 0KHZ 以上時(shí)，取樣點(diǎn)數(shù)不小于 64 點(diǎn)，以減小失真，這樣時(shí)鐘頻率必須大于 。 圖 51 MAX+PLUSⅡ 的設(shè)計(jì)流程 基于 DDS 的精密正弦信號(hào)發(fā)生器的設(shè)計(jì) 23 本設(shè)計(jì)是在 EDA 設(shè)計(jì)平臺(tái)上實(shí)現(xiàn)系統(tǒng)的仿真，所以需要的裝置主要有 PC 機(jī)和Altera 公司的 MAX+plusⅡ軟件。然后對(duì)設(shè)計(jì)項(xiàng)目進(jìn)行網(wǎng)表提取、邏輯綜合、器件適配，并產(chǎn)生報(bào)告文件，延時(shí)信息文件和器件編程文件，供分析、仿真和編程使用。 MAX+PLUSⅡ 具有開(kāi)放的界面，可與其他工業(yè)標(biāo)準(zhǔn)的 EDA 設(shè)計(jì)輸入、綜合及校驗(yàn)工具相連接。利用程序控制，當(dāng)輸入頻率小于 10HZ 時(shí)，顯示 000000HZ；當(dāng)輸入頻率大于 100，000HZ 時(shí)，顯示 888888HZ,更好的實(shí)現(xiàn)人機(jī)交流。 DAC0832 與反比例放大器相 連 ， 實(shí)現(xiàn)電 流到 電壓 的 轉(zhuǎn)換 ，因此 輸 出模擬 信 號(hào) 的極性與 參考電壓 的極性相反， 數(shù) 字量與模 擬 量的 轉(zhuǎn)換關(guān)系為 V01=nD2Vref () 式中 D = 00112211 22.. .22 DDDD nnnn ??? ???? 為基準(zhǔn)電壓。 DAC0832 結(jié)構(gòu)： D0～ D7： 8 位數(shù)據(jù)輸入線(xiàn)， TTL 電平，有效時(shí)間應(yīng)大于 90ns(否則鎖存器的數(shù)據(jù)會(huì)出錯(cuò) )； ILE：數(shù)據(jù)鎖存允許控制信號(hào)輸入線(xiàn)，高電平有效； 顯示電路模塊 4*4 鍵盤(pán)模塊 FPGA DA模塊 低通濾波器 輸出 基于 DDS 的精密正弦信號(hào)發(fā)生器的設(shè)計(jì) 17 CS：片選信號(hào)輸入線(xiàn)（選通數(shù)據(jù)鎖存器），低電平有效； WR1：數(shù)據(jù)鎖存器寫(xiě)選通輸入線(xiàn)，負(fù)脈沖（脈寬應(yīng)大于 500ns）有效。其具體組成框圖如下圖 41 所示： 圖 41 系統(tǒng)組成框圖 D/A 轉(zhuǎn)換電路 因?yàn)橐a(chǎn) 生兩路具有相位差的正弦波，所以必須采用一片 D/A 轉(zhuǎn)換芯片將兩路信號(hào)分別轉(zhuǎn)換成模擬量輸出。該電路通常采用 ROM 結(jié)構(gòu)，相位累加器的輸出是一種數(shù)字式鋸齒波，通過(guò)取它的若 干位作為 ROM 的地址輸入，而后通過(guò)查表和運(yùn)算， ROM 就能輸出所需波形的量化數(shù)據(jù)。另一種提高速度的辦法是采用流水線(xiàn)技術(shù)，即把在一個(gè)時(shí)鐘內(nèi)要完成的邏輯操作分成幾步較小的操作，并插入幾個(gè)時(shí)鐘周期來(lái)提高系統(tǒng)的數(shù)據(jù)吞吐率。而利用 FPGA 則可以根據(jù)需要方便地實(shí)現(xiàn)各種比較復(fù)雜的調(diào)頻、調(diào)相和調(diào)幅功能，具有良好的實(shí)用性。 本設(shè)計(jì)可基于 DDS 的 基本原理 ，利用 Altera 公司的 FPGA 芯片 FLEX10 系列器件 設(shè)法將波形采樣點(diǎn)的值依次通過(guò)數(shù)模轉(zhuǎn)換器（ MDAC）轉(zhuǎn)換成模擬量輸出 ,可達(dá)到預(yù)期的目的，具有較高的性?xún)r(jià)比 。原理框圖如 36 所示： 圖 36 ASK 調(diào)制原理框圖 FSK 調(diào)制原理 這里我們約定輸入為 1 時(shí)， PSK 輸出初始相位為 0，輸入為 0 時(shí)，輸出反相。 頻率控制字 K 輸出序列 N N 位 加法器 N 位相位 寄存器 基于 DDS 的精密正弦信號(hào)發(fā)生器的設(shè)計(jì) 11 圖 33 正弦波發(fā)生模塊原理框圖 AM 硬件實(shí)現(xiàn)原理 我們用將系統(tǒng)時(shí)鐘分頻得到的 256KHz 的時(shí)鐘作為一個(gè) 8 位的計(jì)數(shù)器的時(shí)鐘，該計(jì)數(shù)器的輸出作為一個(gè) 8 位正弦表 ROM 的地址發(fā)生器，從而得到一個(gè) 1KHz 的調(diào)制波。由采樣原理可知，如果使用兩個(gè)相同的頻率合成器，并使其參考時(shí)鐘相同，同時(shí)設(shè)定相同的頻率控制字、不同的初始相位，那么在原理上就 可以 實(shí)現(xiàn)輸出兩路具有一定相位差的同頻信號(hào) 。波形 內(nèi) 存的 輸 出送到 D/A 轉(zhuǎn)換 器， D/A 轉(zhuǎn)換 器 將數(shù) 字量形式的波形幅值 轉(zhuǎn)換 成所要求合成 頻 率的模 擬 量形式信 號(hào) [3]。 EPF10K10LC844 的主要參數(shù)如表 31[17]： 基于 DDS 的精密正弦信號(hào)發(fā)生器的設(shè)計(jì) 9 表 31 EPF10K10LC844 的主要參數(shù) 邏輯門(mén)數(shù) I/O 門(mén)數(shù) 電源 V 速度等級(jí) /ns 邏輯單元 RAM /bit 參數(shù) 10000 84 4 576 6144 其 5V 外部電源和 TTL、 CMOS 電平兼，豐富的寄存器資源和 I/O 口， 40MHZ的工作頻率滿(mǎn)足基準(zhǔn)時(shí)鐘 10MHZ 的要求，其優(yōu)良的特性完全可以實(shí)現(xiàn) DDS 芯片的功能。 2020 年 12 月收購(gòu) agere 公司（原 Lucent 微電子部）的 FPGA 部門(mén)。產(chǎn)品種類(lèi)較全，主要有： XC9500， Coolrunner ， Spartan, Virtex 等。 目前世界上有十幾家生產(chǎn) CPLD/FPGA 的公司，最大的三家是： ALTERA XILINX Lattice 其中 ALTERA 和 XILINX 占有了 60%以上的市場(chǎng)份額。使用 FPGA 還可以實(shí)現(xiàn)動(dòng)態(tài)配置、在線(xiàn)系統(tǒng)重構(gòu)（可以在系統(tǒng)運(yùn)行的不同時(shí)刻，按需要改變電路的功能，使系統(tǒng)具備多種空間相關(guān)或時(shí)間相關(guān)的任務(wù)）及硬件軟化、軟件硬化等功能。 FPGA 內(nèi)部?jī)H用來(lái)產(chǎn)生各種信號(hào)并接收單片機(jī)發(fā)來(lái)的控制命令且 FPGA 運(yùn)行速度非常高完全可以滿(mǎn)足題目的要求。 VHDL 語(yǔ)言是電子設(shè)計(jì)領(lǐng)域的主流硬件描述語(yǔ)言 ,具有很強(qiáng)的電路描述和建模能力，能從多個(gè)層次對(duì)數(shù)字系統(tǒng)進(jìn)行建模和描述，從而大大降低了硬件設(shè)計(jì)任務(wù)，提高了設(shè)計(jì)效率和可靠性 ,要比模擬電路快得多。其優(yōu)點(diǎn)是工作頻率可望做得很高，也可以達(dá)到很高的頻率分辨率；缺點(diǎn)是使用的濾波器要求通帶可變，實(shí)現(xiàn)很難，高低頻率比不可能做得很高。單片機(jī) 通過(guò)接口電路 控制 FPGA 構(gòu)成的 DDS 系統(tǒng)，通過(guò)鍵盤(pán) 送人頻率控制字、相位控制字和幅值控制字，使其輸出一 定頻率、相位和幅值的正弦波信號(hào)，經(jīng)過(guò)低通濾波器后形成平滑的正弦波。與現(xiàn)有各類(lèi)型波形發(fā)生器比較而言，產(chǎn)生的數(shù)字信號(hào)干擾小，輸出穩(wěn)定，可靠性高，特別是操作簡(jiǎn)單方便，成本低。低相噪高純頻譜和高速捷變的頻率合成器一直是頻率合成技術(shù)發(fā)展的主要目標(biāo)， DDS 技術(shù)的發(fā)展將有力地推動(dòng)這一目標(biāo)的實(shí)現(xiàn)。為達(dá)到此目標(biāo)，必須采用少量的 IC 器件使面積盡可能 研究此課題的目的和意義 隨著我國(guó)的經(jīng)濟(jì)日益增長(zhǎng)，社會(huì)對(duì)電子產(chǎn)品的需求量也就越來(lái)越大?，F(xiàn)代通信系統(tǒng)的發(fā)展方向是功能更強(qiáng)，體積更小，速度更快，功耗更低。而通過(guò)設(shè)定不同的累加器初值 (K1)和初始相位值 (K2)，可以 調(diào)節(jié)兩路相同頻率正弦信號(hào)之間的相位差 ，從而產(chǎn)生數(shù)字式的頻率、相位和幅值可調(diào)的精密正弦波信號(hào)，最后通過(guò) MAX+PLUSII演示仿真結(jié)果。 關(guān)鍵字 單片機(jī) DDS FPGA 正弦信號(hào)發(fā)生器 基于 DDS 的精密正弦信號(hào)發(fā)生器的設(shè) 計(jì) II DDSBASED PRECISION SINUSOIDAL SIGNAL GENERATOR ABSTRACT This design uses a direct digital frequency synthesis (DDS) technologies. Described with emphasis on FPGA to plete the direct digital synthesizer (DDS) design, DDS ROM from the phase accumulator and sine lookup table posed of two functional blocks, including ROM lookup table by the function module LPM_ROM trillion to implement. The accumulator by setting different initial (K1) and the initial phase value (K2), the same frequency can be adjusted two phase difference between the sinusoidal signal, resulting in digital, frequency, phase and amplitude adjustable precision sine wave signal, the final presentation by MAX + plus II simulation results. And pared to the traditional method of frequency synthesis, DDS synthesized signal with frequency switching time is short, high frequency resolution, phase change continuously, and many other advantages. Flexible control using microcontroller and FPGA device performance, highly integrated bination of design can overe the deficiencies of traditional DDS to design and develop excellent performance DDS system. KEY WORDS single chip puter DDS FPGA Sinusoidal signal generator 基于 DDS 的精密正弦信號(hào)發(fā)生器的設(shè) 計(jì) 目 錄 摘 要 ........................................................................................................................... I ABSTRACT ...................................................................................................................... II 1 緒論 ............................................................................................................................ 1 課題背景 .................................................................................................................. 1 研究此課題的目的和意義 .......................................................................................... 1 本文 主要研究的工作和目標(biāo) ...................................................................................... 2 2 設(shè)計(jì)方案的概述及論證 ................................................................................................ 4 系統(tǒng)的性能要求 ........................................................................................................ 4 方案論證與比較 ........................................................................................................ 4 方案確定 .................................................................................................................. 5 3 FPGA部分設(shè)計(jì) ........................................................................................................... 6 FPGA的簡(jiǎn)介 ............................................................................................................ 6 FPGA芯片的選擇 ..................................................................................................... 7 DDS原理及相關(guān)介紹 ..............................