【正文】 .......................................24 6 結(jié)論 ...........................................................................................................................26 參考文獻(xiàn) .........................................................................................................................27 附錄 1 系統(tǒng)原理圖 ..............................................................................28 附錄 2 相關(guān)模塊程序設(shè)計(jì) ..............................................................................29 基于 DDS 的精密正弦信號(hào)發(fā)生器的設(shè)計(jì) 1 1 緒論 課題背景 DDS 是直接數(shù)字式頻率合成器（ Direct Digital Synthesizer）的英文縮寫。在當(dāng)前社會(huì)中應(yīng)用非常廣泛，如通訊、導(dǎo)航、雷達(dá)、遙控遙測(cè)、電子測(cè)量以及現(xiàn)代化的儀器儀表工業(yè)等領(lǐng)域。 另外隨著 21 世紀(jì)的到來(lái)，人類正在跨入信息時(shí)代。而大規(guī)?？删幊唐骷?CPLD/FPGA 在集成度、功能和速度上的優(yōu)勢(shì)正好滿足通信系統(tǒng)的這些要求。由于數(shù)字技術(shù)在處理和傳輸信息方面的各種優(yōu)點(diǎn)，數(shù)字技術(shù)和數(shù)字集成電路的使用已經(jīng)成為構(gòu)成現(xiàn)代電子系統(tǒng)的重要標(biāo)志。因此自集成電路問(wèn)世以來(lái)，集成規(guī)模便以 10 倍 /6 年的速度增長(zhǎng)。為滿足個(gè)人電腦、無(wú)繩電話 和高速數(shù)據(jù)傳輸設(shè)備的發(fā)展需求，電子廠商們?cè)郊悠惹械刈非箅娮赢a(chǎn)品的高功能、優(yōu)品質(zhì)、低成本、微功耗和微小封裝尺寸 [2]。目前，我國(guó)的電子產(chǎn)品市場(chǎng)正在迅速的壯大，市場(chǎng)前景廣闊。FPGA/CPLD(Complex Programmable Logic Device)所具有的靜態(tài)可重復(fù)編程和動(dòng)態(tài)在系統(tǒng)重構(gòu)的特性，使得硬件的功能可以像軟件一樣通過(guò)編程來(lái)修改，這樣就極大地提高了電子系統(tǒng)設(shè)計(jì)的靈活性和通用性，縮短了產(chǎn)品的上市時(shí)間并降低可電子系統(tǒng)的開(kāi)發(fā)成本，與此同時(shí)通訊、導(dǎo)航、雷達(dá)、遙控遙測(cè)、電子測(cè)量以及現(xiàn)代化的儀器儀表工基于 DDS 的精密正弦信號(hào)發(fā)生器的設(shè)計(jì) 2 業(yè)等領(lǐng)域?qū)τ?DDS 的精度和人性化操作的要求越來(lái)越高。僅靠原理圖輸入方式已不能滿足要求，采用硬件描述語(yǔ)言 VHDL 的設(shè)計(jì)方式應(yīng)運(yùn)而生，解決了傳統(tǒng)用電路原理圖設(shè)計(jì)大系統(tǒng)工程時(shí)的諸多不便，成為電子電路設(shè)計(jì)人員的最得力助手。隨著現(xiàn)代無(wú)線電通信事業(yè)的發(fā)展，移動(dòng)通信雷達(dá)制導(dǎo)武器和電子對(duì)抗等系統(tǒng)對(duì)頻率合成器提出越來(lái)越高的要求。 隨著數(shù)字信號(hào)處理和集成電路技術(shù)的發(fā)展，直接 數(shù)字頻率合成（ DDS） 的 應(yīng)用也越來(lái)越廣泛。由于模擬調(diào)相方法有生產(chǎn)性差、調(diào)試不方便、調(diào)制度控制不精確等缺點(diǎn)，因此采用數(shù)字方法實(shí)現(xiàn)各種模擬調(diào)制也越來(lái)越普遍 [3]。因此本 設(shè) 計(jì) 介紹了一種 由單片機(jī)控制，并 采 用 FPGA 實(shí)現(xiàn) DDS 功能，產(chǎn)生頻率和相位可調(diào)的正弦波信號(hào)的方法。信號(hào)的頻率、相位可通過(guò)鍵盤輸入并顯示。 本文主要研究的工作和目標(biāo) 信號(hào)發(fā)生器一般 是指能自動(dòng)產(chǎn)生具有一定頻率和幅度的正弦波、三角波（鋸齒波）、方波（矩形波）、階梯波等電壓波形的電路或儀器 [4]。 設(shè)計(jì)目標(biāo)實(shí)現(xiàn)信號(hào)發(fā)生器特性要求如下： （ 1）信號(hào)發(fā)生器頻率范圍為 20Hz 到 20KHz，進(jìn)步頻率為 20Hz； （ 2）信號(hào)發(fā)生器產(chǎn)生兩路輸出正弦波信號(hào)， 峰峰值分別在 5V變化； （ 3）信號(hào)發(fā)生器數(shù)字顯示頻率、相位差等參數(shù)?！?359176。； 基于 DDS 的精密正弦信號(hào)發(fā)生器的設(shè)計(jì) 4 2 設(shè)計(jì)方案的概述及論證 系統(tǒng)的性能要求 首先對(duì)本題目進(jìn)行分析知， 信號(hào)發(fā)生器由 單片機(jī) 、接口電路、 FPGA、低通濾波器 、 D/A 轉(zhuǎn)換等部分 組成， 其中主要為用 FPGA 實(shí)現(xiàn)直接數(shù)字頻率合成器 (DDS)的功能及單片機(jī)的控制功能。 可知系統(tǒng)的性能要求如下： （ 1）頻率范圍 20Hz～ 20KHZ，步進(jìn) 20Hz； （ 2）相位差 0176。步進(jìn) 1176。 方案論證與比較 由于本系統(tǒng)由多部分和模塊組成，在此根據(jù)各部分的基本原理，對(duì)各方案進(jìn)行分析和比較從而得出好的設(shè)計(jì)方案。具體方案如下：首先通過(guò)頻率合成技術(shù)產(chǎn)生所需要頻率的方波，通過(guò)積分電路就可以得 到同頻率的三角波，再經(jīng)過(guò)濾波器就可以得到正弦波。 方案二：采用專用 DDS 芯片 AD9852 來(lái)設(shè)計(jì)，其總體框圖如圖 21 所示。用 FPGA 和 DDS 實(shí)現(xiàn)信號(hào)調(diào)制，既克服了傳統(tǒng)的方法實(shí)現(xiàn)帶來(lái)的缺點(diǎn)， 若采用它來(lái)編程設(shè)計(jì)，必定會(huì)事半功倍，且使設(shè)計(jì)趨于理想狀態(tài)。但他的功能卻是固定的，使用起來(lái)不是那么靈活，不太適合該題目的設(shè)計(jì)。采用 VHDL 語(yǔ)言來(lái)編程，然后下載文件到 FPGA 來(lái)實(shí)現(xiàn)。該方案是利用 FPGA具有的靜態(tài)可重復(fù)編程和動(dòng)態(tài)在系統(tǒng)重構(gòu)的特性，使得硬件的功能可以像軟件一樣通過(guò)編程來(lái)修改，極大地提高了電子系統(tǒng)設(shè)計(jì)的靈活性和通用性， 而且大大縮短 了系統(tǒng)的開(kāi)發(fā)周期。 方案確定 綜合考慮以各種方案的優(yōu)缺點(diǎn)， 選擇 方案三。此 設(shè)計(jì) 采用 DDS 技 術(shù) 作 為 本 設(shè)計(jì) 的核心，不僅 基于其低成本，而且 在輸 出 頻 率控制方面 也顯得 很方便。 由于 FPGA 對(duì)信號(hào)的處理功能不及微控制器，如果用它來(lái)做控制器的話，不僅代碼 量非常大， FPGA 內(nèi)部資源使用量將非常大，甚至可能會(huì)出現(xiàn)資源不夠的情況，因此我們用 89S52 作為控制器來(lái)減輕 FPGA 的負(fù)擔(dān)，同時(shí)方便系統(tǒng)的設(shè)計(jì)。 相位累加器 ROM D/A變換 低通濾波 基于 DDS 的精密正弦信號(hào)發(fā)生器的設(shè)計(jì) 6 3 FPGA 部分設(shè)計(jì) FPGA 的簡(jiǎn)介 FPGA 是現(xiàn)場(chǎng)可編程門陣列 (Field Programmable Gate Array)的英語(yǔ)縮寫，它是在陣列的各個(gè)節(jié)點(diǎn)放上由門 、觸發(fā)器等做成的邏輯單元，并在各個(gè)單元之間預(yù)先制作了許多連線。它是作為專用集成電路（ ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。一片 FPGA 芯片就可以實(shí)現(xiàn)數(shù)百片甚至更多個(gè)標(biāo)準(zhǔn)數(shù)字集成電路所實(shí)現(xiàn)的系統(tǒng)。其速 度快，功耗低，通用性強(qiáng)，特別適用于復(fù)雜系統(tǒng)的設(shè)計(jì)。 鑒于高頻疲勞試驗(yàn)機(jī)控制器控制規(guī)模比較大，功能復(fù)雜，故我們?cè)谘兄七^(guò)程中，在傳統(tǒng)試驗(yàn)機(jī)控制器的基礎(chǔ)上，通過(guò) FPGA 技術(shù)及微機(jī)技術(shù)兩者的結(jié)合，來(lái)全面提升控制器系統(tǒng)的性能，使整機(jī)的工作效率、控制精度和電氣系統(tǒng)可靠性得到了提高，且操作方便而又不乏技術(shù)的先進(jìn)性。這種 “ 山寨味 ” 很濃的系統(tǒng)早期優(yōu)勢(shì)不一定很明顯，類似 ARM 系統(tǒng)的境況但若能慢慢發(fā)揮出 FPGA 的優(yōu)勢(shì)，逐漸實(shí)現(xiàn)一些特色系統(tǒng)也是一種發(fā)展方向。這是一個(gè)不錯(cuò)的行業(yè)，有很好的個(gè)人成功機(jī)會(huì)。 FPGA 芯片的選擇 隨著可編程邏輯器件應(yīng)用的日益廣泛，許多 IC 制造廠家涉足 CPLD/FPGA 領(lǐng)域。 不同的廠家所提供的芯片也各有不同。主要產(chǎn)品有： MAX3000/7000,FLEX10K,APEX20K， ACEX1K， Stratix， Cyclone 等。 Altera 的 PLD 具有高性能、高集成度和高性價(jià)比的優(yōu)點(diǎn)，此外它還提供了功能全面的開(kāi)發(fā)工具和豐富的 IP基于 DDS 的精密正弦信號(hào)發(fā)生器的設(shè)計(jì) 8 核、宏功能庫(kù)等，因此 Altera 的產(chǎn)品獲得了廣泛的應(yīng)用。 XILINX 是 FPGA 的發(fā)明者，老牌 FPGA 公司，是最大可編程邏輯器件供應(yīng)商之一。開(kāi)發(fā)軟件為ISE。 全球 PLD/FPGA 產(chǎn)品 60%以上是由 Altera 和 Xilinx 提供的。 Lattice 是 ISP 技術(shù)的發(fā)明者 ,ISP 技術(shù)極大的促進(jìn)了 PLD產(chǎn)品的發(fā)展，與 ALTERA和 XILINX 相比，其開(kāi)發(fā)工具略遜一籌。 99 年收購(gòu) Vantis（原 AMD 子公司） ,成為第三大可編程邏輯器件供應(yīng)商。主要產(chǎn)品有ispMACH4000， EC/ECP,XO,XP 以及可編程模擬器件等 。綜合考慮設(shè)計(jì)、仿真和調(diào)試的全過(guò)程，在此 主要考慮選用 Altera 公司的 FLEX10K 系列的 FPGA 芯片。 同時(shí)，可為用戶提供多達(dá) 3K? 8 位的片內(nèi) RAM，其雙口 RAM 為獨(dú)立的讀寫 操作提供了獨(dú)立的讀、寫端口，且每個(gè) I/O 口都有寄存器； PLL 時(shí)鐘管理和時(shí)鐘增強(qiáng)電路提高了系統(tǒng)的性能，并且可以提供時(shí)鐘倍頻；專用進(jìn)位鏈路，可實(shí)現(xiàn)快速加法器和計(jì)數(shù)器功能；專用級(jí)聯(lián)鏈路，支持系統(tǒng)集成；支持多時(shí)鐘系統(tǒng)的低時(shí)滯要求；具有JTAG邊界掃描測(cè)試內(nèi)速電路； Altera的 I/O多重電壓 FineLine BGA 封裝極大的提高了 FLEX10K 系列的靈活性和適應(yīng)性。 本設(shè)計(jì)中采用 Altera公司的 FLEX10K系列芯片 EPF10K10LC844，作為實(shí)現(xiàn) DDS的 FPGA 芯片。 DDS 原理及相關(guān)介紹 直接數(shù)字頻率 合成器 （ DDS）的基本原理： DDS 是利用采樣定理， 根據(jù)相位間隔對(duì)正弦信號(hào)進(jìn)行取樣、量化、編碼，然后儲(chǔ)存在 EPROM 中構(gòu)成一個(gè)正弦查詢表 ，通過(guò)查表法產(chǎn)生波形 [2]。 圖 31 直接數(shù)字頻率合成器原理框圖 相位累加器由 N 位加法器與Ｎ位累加寄存器 級(jí)聯(lián) 構(gòu)成。累加寄存器 將 加法器在上一 個(gè)時(shí)鐘脈沖 作用后所 產(chǎn) 生的新相位 數(shù) 據(jù)回 饋 到加法器的 輸 入端，以使加法器在下一 個(gè)時(shí)鐘脈沖 的作用下 繼續(xù) 與 頻 率控制字相加。 用相位累 加器輸 出的 數(shù) 據(jù)作 為波形內(nèi) 存（ ROM）的相位取 樣 地址， 這樣 就可把存 儲(chǔ) 在波形 內(nèi) 存 內(nèi) 的波形抽 樣 值 （二 進(jìn) 制 編碼 ） 經(jīng) 查找表查出，完成相位到幅值 轉(zhuǎn)換 。 低通 濾 波器用于 濾 除不需要的取 樣 分量，以便 輸 出 頻譜純凈 的正弦波信 號(hào) 。 fs K Fo 相位累加器 低通濾波器 D/A 轉(zhuǎn)換器 波形存儲(chǔ)器 基于 DDS 的精密正弦信號(hào)發(fā)生器的設(shè)計(jì) 10 圖 32 相位累加器原理框圖 由此可以看出，相位累加器在每一個(gè)時(shí)鐘脈沖輸入時(shí)，把頻率控制字累加一次，相位累加器輸出的數(shù)據(jù)就是合成信號(hào)的相位。當(dāng)相位累加器加滿量時(shí)就會(huì)產(chǎn)生一次溢出，溢出頻率就是 DDS 輸出的信號(hào)頻率。如果設(shè)定累加器的初始相位，則可以對(duì)輸出信號(hào)進(jìn)行相位控制。 各模塊發(fā)生原理 正弦波發(fā)生模塊原理 為了增強(qiáng)系統(tǒng)的可靠性，我們?cè)谙辔焕奂悠骱驼冶碇案骷恿艘粋€(gè) 32 位的寄存器用以隔離前后級(jí)。這樣按照公式計(jì)算則頻率分辨率為 Δf=Fclk/232=100M/232=，完全可以滿足系統(tǒng) 100Hz 步進(jìn)的要求。因?yàn)橄到y(tǒng)頻率分辨率為 ，因此我們?cè)O(shè)置了兩種頻率步進(jìn)字分別為 10Hz 和 100Hz。正弦波發(fā)生模塊原理 框圖如圖 33 所示。該調(diào)制波經(jīng)過(guò)幅值放大以后，再與一個(gè)直流分量疊加，然后與載波相乘就得到了AM 波，可以通過(guò)調(diào)節(jié)幅值放大倍數(shù)得到不同的調(diào)制度。調(diào)制波與一個(gè)常數(shù)（最大頻偏）相乘，得到的結(jié)果再與載波的頻率控制字相加，所得到的信號(hào)即為調(diào)頻控制字，用此信號(hào)作為 ROM 的地址碼去查表，經(jīng)過(guò)DA 以后得到的就是調(diào)頻波。我們用了一個(gè) M 序列發(fā)生器作為 10KHz 的基帶信號(hào)產(chǎn)生器，在 DDS 上做了一個(gè)使能端，當(dāng) M 序列輸出 1 時(shí)，輸出正弦波幅值最大，當(dāng) M 序列輸出 0 時(shí)，輸出 0。這樣做不僅節(jié)省了FPGA 內(nèi)部資源，同時(shí)簡(jiǎn)化了設(shè)計(jì)的復(fù)雜度。同樣為了節(jié)省資源同時(shí)為了簡(jiǎn)化設(shè)計(jì) ，我們也是用了一個(gè)使能端來(lái)得到 FSK 信號(hào)。 正弦波發(fā)生模塊的實(shí)現(xiàn) 頻率合成器方案： 頻率合成是指對(duì)一個(gè)標(biāo)準(zhǔn)信號(hào)頻率經(jīng)過(guò)一系列算術(shù)運(yùn)算，產(chǎn)生具有相同精度和穩(wěn)定度的大量離散頻率的技術(shù) [5]。 因此得到越來(lái)越廣泛的應(yīng)用，成為當(dāng)今現(xiàn)代電子系統(tǒng)及設(shè)備中頻率源設(shè)計(jì)的首選 。 可編程邏輯器件以其速度高、規(guī)模大、可編程，以及有強(qiáng)大 EDA 軟件支持等特性，十分適合實(shí)現(xiàn) DDS 技術(shù) [7]。其基本環(huán)節(jié)由計(jì)數(shù) 器、只讀存儲(chǔ)器、數(shù)模轉(zhuǎn)換器和濾波器等組成。在時(shí)鐘脈沖 fc的控制下，對(duì)輸入頻率控制字 K 進(jìn)行累加，累加滿量時(shí)產(chǎn)生溢出。相位累加器位數(shù)為 N，最大輸出為 2N 1，對(duì)應(yīng)于 N2 的相位，累加一次就輸出一個(gè)相應(yīng)的相位碼，通過(guò)查表得到正弦信號(hào)的幅度，然后經(jīng) D/A 轉(zhuǎn)換及低通濾波器濾除不需要的取樣分量，以便輸出頻譜純凈的正弦波信號(hào)。 系 統(tǒng) 控 制 電 路輸入寄存器算術(shù)運(yùn)算電路低 位 累 加 器加法器算術(shù)運(yùn)算電路ROM輸出控制高 位 累 加