【正文】 為了進(jìn)一步優(yōu)化速度的設(shè)計(jì)，可以選擇菜單 Assignal 基于 DDS 的精密正弦信號(hào)發(fā)生器的設(shè)計(jì) 25 Global Project Logic Synthesis 的選項(xiàng) Optimize 10(速度 )，并設(shè)定 Global Project Logic Synthesis Style 為 FAST，經(jīng)寄存器性能分析最高頻率達(dá)到 100MHZ 以上。由抽樣定理，最高輸出頻率不得大于 clkf /2，而據(jù)實(shí)驗(yàn)所得，實(shí)際工作頻率小于 clkf /3 時(shí)較為合適。功能仿真是在不考慮器件延時(shí)的理想情況下仿真設(shè)計(jì)項(xiàng)目的一種項(xiàng)目驗(yàn)證方法，稱為前仿真。具體實(shí)現(xiàn)方法：采用 44 編碼鍵盤 ，由 FPGA 對(duì)其行線賦初值 ‘1000’，基于 DDS 的精密正弦信號(hào)發(fā)生器的設(shè)計(jì) 21 將其高電平 ‘1’循環(huán)賦給行線。 IOUT1：電流輸出端 1，其值隨 DAC 寄存器的內(nèi)容線性變化； IOUT2：電流輸出端 2，其值與 IOUT1 值之和為一常數(shù)； Rfb：反饋信號(hào)輸入線，改變 Rfb 端外接電阻值可調(diào)整轉(zhuǎn)換滿量程精度； VCC：電源輸入端， Vcc 的范 圍為 +5V～ +15V； VREF：基準(zhǔn)電壓輸入線， VREF 的范圍為 10V～ +10V； AGND：模擬信號(hào)地 DGND：數(shù)字信號(hào)地 DAC0832 的工作方式：根據(jù)對(duì) DAC0832 的數(shù)據(jù)鎖存器和 DAC 寄存器的不同的控制方式， DAC0832 有三種工作方式：直通方式、單緩沖方式和雙緩沖方式。相位 /幅度轉(zhuǎn)換電路中的主要問題在于 ROM 的大小。根據(jù)設(shè)計(jì)的具體要求，還設(shè)計(jì)了一個(gè)系統(tǒng)控制電路，這一電路可靈活設(shè)計(jì)，以突出 FPGA 的優(yōu)點(diǎn)所在。 正弦波發(fā)生模塊的實(shí)現(xiàn) 頻率合成器方案： 頻率合成是指對(duì)一個(gè)標(biāo)準(zhǔn)信號(hào)頻率經(jīng)過一系列算術(shù)運(yùn)算，產(chǎn)生具有相同精度和穩(wěn)定度的大量離散頻率的技術(shù) [5]。這樣按照公式計(jì)算則頻率分辨率為 Δf=Fclk/232=100M/232=，完全可以滿足系統(tǒng) 100Hz 步進(jìn)的要求。 圖 31 直接數(shù)字頻率合成器原理框圖 相位累加器由 N 位加法器與Ｎ位累加寄存器 級(jí)聯(lián) 構(gòu)成。 全球 PLD/FPGA 產(chǎn)品 60%以上是由 Altera 和 Xilinx 提供的。這種 “ 山寨味 ” 很濃的系統(tǒng)早期優(yōu)勢(shì)不一定很明顯，類似 ARM 系統(tǒng)的境況但若能慢慢發(fā)揮出 FPGA 的優(yōu)勢(shì)，逐漸實(shí)現(xiàn)一些特色系統(tǒng)也是一種發(fā)展方向。 方案確定 綜合考慮以各種方案的優(yōu)缺點(diǎn)， 選擇 方案三。步進(jìn) 1176。由于模擬調(diào)相方法有生產(chǎn)性差、調(diào)試不方便、調(diào)制度控制不精確等缺點(diǎn)，因此采用數(shù)字方法實(shí)現(xiàn)各種模擬調(diào)制也越來越普遍 [3]。由于數(shù)字技術(shù)在處理和傳輸信息方面的各種優(yōu)點(diǎn)，數(shù)字技術(shù)和數(shù)字集成電路的使用已經(jīng)成為構(gòu)成現(xiàn)代電子系統(tǒng)的重要標(biāo)志。而通過設(shè)定不同的累加器初值 (K1)和初始相位值 (K2)，可以 調(diào)節(jié)兩路相同頻率正弦信號(hào)之間的相位差 ，從而產(chǎn)生數(shù)字式的頻率、相位和幅值可調(diào)的精密正弦波信號(hào)，最后通過 MAX+PLUSII演示仿真結(jié)果。為達(dá)到此目標(biāo)，必須采用少量的 IC 器件使面積盡可能 研究此課題的目的和意義 隨著我國的經(jīng)濟(jì)日益增長(zhǎng)，社會(huì)對(duì)電子產(chǎn)品的需求量也就越來越大。與現(xiàn)有各類型波形發(fā)生器比較而言，產(chǎn)生的數(shù)字信號(hào)干擾小，輸出穩(wěn)定，可靠性高，特別是操作簡(jiǎn)單方便，成本低。其優(yōu)點(diǎn)是工作頻率可望做得很高，也可以達(dá)到很高的頻率分辨率；缺點(diǎn)是使用的濾波器要求通帶可變，實(shí)現(xiàn)很難，高低頻率比不可能做得很高。 FPGA 內(nèi)部?jī)H用來產(chǎn)生各種信號(hào)并接收單片機(jī)發(fā)來的控制命令且 FPGA 運(yùn)行速度非常高完全可以滿足題目的要求。 目前世界上有十幾家生產(chǎn) CPLD/FPGA 的公司，最大的三家是： ALTERA XILINX Lattice 其中 ALTERA 和 XILINX 占有了 60%以上的市場(chǎng)份額。 2020 年 12 月收購 agere 公司（原 Lucent 微電子部）的 FPGA 部門。波形 內(nèi) 存的 輸 出送到 D/A 轉(zhuǎn)換 器， D/A 轉(zhuǎn)換 器 將數(shù) 字量形式的波形幅值 轉(zhuǎn)換 成所要求合成 頻 率的模 擬 量形式信 號(hào) [3]。 頻率控制字 K 輸出序列 N N 位 加法器 N 位相位 寄存器 基于 DDS 的精密正弦信號(hào)發(fā)生器的設(shè)計(jì) 11 圖 33 正弦波發(fā)生模塊原理框圖 AM 硬件實(shí)現(xiàn)原理 我們用將系統(tǒng)時(shí)鐘分頻得到的 256KHz 的時(shí)鐘作為一個(gè) 8 位的計(jì)數(shù)器的時(shí)鐘，該計(jì)數(shù)器的輸出作為一個(gè) 8 位正弦表 ROM 的地址發(fā)生器，從而得到一個(gè) 1KHz 的調(diào)制波。 本設(shè)計(jì)可基于 DDS 的 基本原理 ，利用 Altera 公司的 FPGA 芯片 FLEX10 系列器件 設(shè)法將波形采樣點(diǎn)的值依次通過數(shù)模轉(zhuǎn)換器（ MDAC）轉(zhuǎn)換成模擬量輸出 ,可達(dá)到預(yù)期的目的，具有較高的性價(jià)比 。另一種提高速度的辦法是采用流水線技術(shù)，即把在一個(gè)時(shí)鐘內(nèi)要完成的邏輯操作分成幾步較小的操作，并插入幾個(gè)時(shí)鐘周期來提高系統(tǒng)的數(shù)據(jù)吞吐率。其具體組成框圖如下圖 41 所示： 圖 41 系統(tǒng)組成框圖 D/A 轉(zhuǎn)換電路 因?yàn)橐a(chǎn) 生兩路具有相位差的正弦波，所以必須采用一片 D/A 轉(zhuǎn)換芯片將兩路信號(hào)分別轉(zhuǎn)換成模擬量輸出。 DAC0832 與反比例放大器相 連 ， 實(shí)現(xiàn)電 流到 電壓 的 轉(zhuǎn)換 ，因此 輸 出模擬 信 號(hào) 的極性與 參考電壓 的極性相反， 數(shù) 字量與模 擬 量的 轉(zhuǎn)換關(guān)系為 V01=nD2Vref () 式中 D = 00112211 22.. .22 DDDD nnnn ??? ???? 為基準(zhǔn)電壓。 MAX+PLUSⅡ 具有開放的界面，可與其他工業(yè)標(biāo)準(zhǔn)的 EDA 設(shè)計(jì)輸入、綜合及校驗(yàn)工具相連接。 圖 51 MAX+PLUSⅡ 的設(shè)計(jì)流程 基于 DDS 的精密正弦信號(hào)發(fā)生器的設(shè)計(jì) 23 本設(shè)計(jì)是在 EDA 設(shè)計(jì)平臺(tái)上實(shí)現(xiàn)系統(tǒng)的仿真，所以需要的裝置主要有 PC 機(jī)和Altera 公司的 MAX+plusⅡ軟件。所以，其相位差調(diào)節(jié)分辨率為： 360176。 用 此 種方法設(shè)計(jì)的 正弦信號(hào) 波形發(fā)生器結(jié)構(gòu)簡(jiǎn)單， 方便控制。它以 DAC0832 的輸出接到 D/A 轉(zhuǎn)換的參考電壓（ Vref）輸入端作為基準(zhǔn)電壓源輸入 [25]，其輸出波形的幅度為： V= Vref。又因?yàn)檩敵鲂盘?hào)頻率步進(jìn)為 20HZ，若令 clkf =20? 2N ，則 of =20BΔθ。 (2) 編譯設(shè)計(jì)項(xiàng)目。 圖 45 低通濾波電路 基于 DDS 的精密正弦信號(hào)發(fā)生器的設(shè)計(jì) 20 數(shù)碼管顯示電路 顯示模塊采用 8 個(gè) 8 位 LED 顯示，可使系統(tǒng)實(shí)現(xiàn)簡(jiǎn)單化， 采用動(dòng)態(tài)掃描顯示的方法，可以減少系統(tǒng)功率損耗。這個(gè) DA 芯片以其價(jià)格低廉、接口簡(jiǎn)單、轉(zhuǎn)換控制容易等優(yōu)點(diǎn)，在單片機(jī)應(yīng)用系統(tǒng)中得到廣泛的應(yīng)用。采用流水線技術(shù)可以大大提高系統(tǒng)的工作速度 [13]。整個(gè) DDS 電路的電路結(jié)構(gòu)如圖37 所示。使其在輸出 ASK 信號(hào)時(shí)載波固定為 100KHz。 相位累加器的最大計(jì)數(shù)長(zhǎng)度與正弦查詢表 中所存儲(chǔ)的相位分隔點(diǎn)數(shù)相同，在取樣頻率 (由參考時(shí)鐘頻率決定 )不變的情況下，由于相位累加器的相位增量不同，將導(dǎo)致一周期內(nèi)的取樣點(diǎn)數(shù)不同，輸出信號(hào)的頻率也相應(yīng)變化。并由 Altera 公司的 MAX plusⅡ開發(fā)系列提供軟件支持。 Altera 的產(chǎn)品有多個(gè)系列，按照推出的先后順序依次為 Classic 系列、 MAX(Multiple Array Matrix)系列、FLEX(Flexible Logic Element Matrix)系列、 APEX(Advanced Logic Element Matrix)系列、 ACEX 系列、 Stratix 系 列以及 Cyclone 等 [15]。 FPGA 的結(jié)構(gòu)靈活，其邏輯單元、可編程內(nèi)部連線和 I/O 單元都可以由用戶編程，可以實(shí)現(xiàn)任何邏輯功能，滿足各種設(shè)計(jì)需求。 基于 DDS 的精密正弦信號(hào)發(fā)生器的設(shè)計(jì) 5 頻率控制字 信號(hào)輸出 時(shí)鐘 圖 21 DDS 與 FPGA總體設(shè)計(jì)圖 方案三：基于 FPGA 的 DDS 函數(shù)信號(hào)發(fā)生器。步進(jìn) 1176。 頻率合成器是電子系統(tǒng)的心臟，是決定電子系統(tǒng)性能的關(guān)鍵設(shè)備。而采用直接數(shù)字合成芯片 DDS 及外加 D/A 轉(zhuǎn)換芯片構(gòu)成的可控信號(hào)源，可產(chǎn)生正弦波、調(diào)頻波、調(diào)幅波及方波等，并且其信號(hào)的頻率和幅度可由微機(jī)來精確控制，調(diào)節(jié)非常方便 [1]。在當(dāng)前社會(huì)中應(yīng)用非常廣泛，如通訊、導(dǎo)航、雷達(dá)、遙控遙測(cè)、電子測(cè)量以及現(xiàn)代化的儀器儀表工業(yè)等領(lǐng)域。僅靠原理圖輸入方式已不能滿足要求，采用硬件描述語言 VHDL 的設(shè)計(jì)方式應(yīng)運(yùn)而生，解決了傳統(tǒng)用電路原理圖設(shè)計(jì)大系統(tǒng)工程時(shí)的諸多不便，成為電子電路設(shè)計(jì)人員的最得力助手?！?359176。但他的功能卻是固定的，使用起來不是那么靈活，不太適合該題目的設(shè)計(jì)。一片 FPGA 芯片就可以實(shí)現(xiàn)數(shù)百片甚至更多個(gè)標(biāo)準(zhǔn)數(shù)字集成電路所實(shí)現(xiàn)的系統(tǒng)。 Altera 的 PLD 具有高性能、高集成度和高性價(jià)比的優(yōu)點(diǎn)，此外它還提供了功能全面的開發(fā)工具和豐富的 IP基于 DDS 的精密正弦信號(hào)發(fā)生器的設(shè)計(jì) 8 核、宏功能庫等，因此 Altera 的產(chǎn)品獲得了廣泛的應(yīng)用。 同時(shí)，可為用戶提供多達(dá) 3K? 8 位的片內(nèi) RAM，其雙口 RAM 為獨(dú)立的讀寫 操作提供了獨(dú)立的讀、寫端口，且每個(gè) I/O 口都有寄存器； PLL 時(shí)鐘管理和時(shí)鐘增強(qiáng)電路提高了系統(tǒng)的性能，并且可以提供時(shí)鐘倍頻；專用進(jìn)位鏈路，可實(shí)現(xiàn)快速加法器和計(jì)數(shù)器功能；專用級(jí)聯(lián)鏈路，支持系統(tǒng)集成；支持多時(shí)鐘系統(tǒng)的低時(shí)滯要求；具有JTAG邊界掃描測(cè)試內(nèi)速電路； Altera的 I/O多重電壓 FineLine BGA 封裝極大的提高了 FLEX10K 系列的靈活性和適應(yīng)性。當(dāng)相位累加器加滿量時(shí)就會(huì)產(chǎn)生一次溢出，溢出頻率就是 DDS 輸出的信號(hào)頻率。我們用了一個(gè) M 序列發(fā)生器作為 10KHz 的基帶信號(hào)產(chǎn)生器，在 DDS 上做了一個(gè)使能端，當(dāng) M 序列輸出 1 時(shí)，輸出正弦波幅值最大，當(dāng) M 序列輸出 0 時(shí)，輸出 0。相位累加器位數(shù)為 N，最大輸出為 2N 1，對(duì)應(yīng)于 N2 的相位，累加一次就輸出一個(gè)相應(yīng)的相位碼，通過查表得到正弦信號(hào)的幅度，然后經(jīng) D/A 轉(zhuǎn)換及低通濾波器濾除不需要的取樣分量，以便輸出頻譜純凈的正弦波信號(hào)。因此，具體實(shí)現(xiàn)時(shí)分別采用了 4 個(gè)和 8 個(gè) 4 位累加器，以流水線的方式實(shí)現(xiàn) 16 位累加器和 32 位加法器。與微處理器完全兼容。實(shí)際電路測(cè)量結(jié)果表明：當(dāng)負(fù)載 100Ω、輸出電壓峰 峰值1OV時(shí)，帶寬大于 500kHz,幅度變化小于土 1%。輸入方法不同，生成設(shè)計(jì)文件的名稱后綴就不同。 在實(shí)際操作中，對(duì)正弦波的一個(gè)周期 2Л 均分為 2N 等份，則 Δθ 量化為 BΔθ ： BΔθ =int(Δθ *2 N /2Л ) () 將 Δ θ =2Л of Tclk 帶入 式得： BΔθ =2N clkoff （ ） 故設(shè)定相位累加器位數(shù)、 BΔθ和基準(zhǔn)時(shí)鐘的值，就可以產(chǎn)生任一頻率的輸出。 幅度控制是用 DAC0832 實(shí)現(xiàn)的 ,輸出信號(hào)的幅度由 D/A 轉(zhuǎn)換的參考電壓決定。雖然有些東西還未完成， 但總體設(shè)計(jì)結(jié)果還是相當(dāng)令人滿意的，硬件電路和軟件程序都能滿足本設(shè)計(jì)的各方面要求，且具有電路簡(jiǎn)單、易控制、性價(jià)比較高等優(yōu)點(diǎn)。 /2A 。 Altera 公司的 MAX+plusⅡ軟件是一款易于使用的開發(fā)工具，其界面友好，集成化程度高。 MAX+PLUSⅡ 提供豐富的 邏輯功能 庫供設(shè)計(jì)人 員調(diào)用， MAX+PLUSⅡ 軟件支持各種 HDL語言設(shè)計(jì)輸入，包括 VHDL、 Verilog HDL 和 Altera自己的硬件描述語言 AHDL。由 (1)式看出 ,如果 VREF為正 ,則 V01 為負(fù)； VREF 為負(fù)，則 V01 為正，單極性輸出。在此選用轉(zhuǎn)換速率為 500ns 的芯片 DAC0832 作為數(shù)字量到模擬量的轉(zhuǎn)換器件。但是流水線技術(shù)比較適合開環(huán)結(jié)構(gòu)的電路，要用在累加器這樣的閉環(huán)反饋的電路中必須謹(jǐn)慎考慮，以保證設(shè)計(jì)的準(zhǔn)確無誤。其基本環(huán)節(jié)由計(jì)數(shù) 器、只讀存儲(chǔ)器、數(shù)模轉(zhuǎn)換器和濾波器等組成。該調(diào)制波經(jīng)過幅值放大以后，再與一個(gè)直流分量疊加，然后與載波相乘就得到了AM 波，可以通過調(diào)節(jié)幅值放大倍數(shù)得到不同的調(diào)制度。 低通 濾 波器用于 濾 除不需要的取 樣 分量，以便 輸 出 頻譜純凈 的正弦波信 號(hào) 。主要產(chǎn)品有ispMACH4000， EC/ECP,XO,XP 以及可編程模擬器件等 。 不同的廠家所提供的芯片也各有不同。 相位累加器 ROM D/A變換 低通濾波 基于 DDS 的精密正弦信號(hào)發(fā)生器的設(shè)計(jì) 6 3 FPGA 部分設(shè)計(jì) FPGA 的簡(jiǎn)介 FPGA 是現(xiàn)場(chǎng)可編程門陣列 (Field Programmable Gate Arra