【正文】 器頻 率 調(diào)協(xié) 字 輸 入相 位 控 制 字進位信號頻 率 控 制 字控 制 信 號基 準 時 鐘輸 出相 位 累 加 器相 位 / 幅 度 轉(zhuǎn) 換 電 路 圖 37 FPGA實現(xiàn)的 DDS 原理框圖 雖然有的專用 DDS 芯片的功能也比較多，但控制方式卻是固定的，因此不一定是我們所需要的。就合成信號質(zhì)量而言，專用 DDS 芯片由于采用特定的集成工藝，內(nèi)部數(shù)字信號抖動很小，可以輸出高質(zhì)量的模擬信號；利用 FPGA基于 DDS 的精密正弦信號發(fā)生器的設(shè)計 14 也能輸出較高質(zhì)量的信號，雖然達不到專用 DDS 芯片的水平，但信號精度誤差在允許范圍之內(nèi) [8]。根據(jù)設(shè)計的具體要求，還設(shè)計了一個系統(tǒng)控制電路，這一電路可靈活設(shè)計，以突出 FPGA 的優(yōu)點所在。 相位累加器部分 在用 FPGA 設(shè)計 DDS 電路的時候，相位累加器是決定 DDS 電路性能的一個關(guān)鍵部分 [12]。然而由于進位鏈必須位于臨近的 LAB（ 邏輯陣列塊）和 LE（邏輯單元）內(nèi)，因此長的進位鏈勢必會減少其它邏輯使用的布線資源，同時過長的進位鏈也會制約整個系統(tǒng)速度的提高。但是流水線技術(shù)比較適合開環(huán)結(jié)構(gòu)的電路，要用在累加器這樣的閉環(huán)反饋的電路中必須謹慎考慮，以保證設(shè)計的準確無誤。設(shè)計中整個系統(tǒng)只加入了一級流水線來提高速度。因此，具體實現(xiàn)時分別采用了 4 個和 8 個 4 位累加器，以流水線的方式實現(xiàn) 16 位累加器和 32 位加法器。 相位 /幅度轉(zhuǎn)換電路 相位 /幅度轉(zhuǎn)換電路是 DDS 電路中的另一個關(guān)鍵部分。 在 FPGA（針對 Altera 公司的器件）中， ROM 一般由 EAB 實現(xiàn)，且 ROM 表的基于 DDS 的精密正弦信號發(fā)生器的設(shè)計 15 尺寸隨地址位數(shù)或數(shù)據(jù)位數(shù)的增加成指數(shù)遞增關(guān)系，因此在滿足信號性能的前提下，如何有效利用 FPGA 的有限資源，成為相位 /幅度轉(zhuǎn)換電路中最關(guān)鍵的一點 [14]。相位 /幅度轉(zhuǎn)換電路中的主要問題在于 ROM 的大小。 波形表生成 由于 DDS 中波形表存儲器是采用 FPGA 芯片內(nèi)部的 LPM_ROM 實現(xiàn) ,故波形表可以 VHDL 編程的 .mif 文件形式存入 LPM_ROM 中 ,具體實現(xiàn)見附錄 2。 本設(shè)計主要由 FPGA 與 DA 轉(zhuǎn)換芯片的接口電路、低通濾波電路、外擴的鍵盤控制電路以及數(shù)碼管顯示電路組成。在此選用轉(zhuǎn)換速率為 500ns 的芯片 DAC0832 作為數(shù)字量到模擬量的轉(zhuǎn)換器件。本設(shè)計能產(chǎn)生正弦波、鋸齒波、三角波和方波。與微處理器完全兼容。 D/A 轉(zhuǎn)換器由 8 位輸入 鎖存器、 8 位 DAC 寄存器、 8 位 D/A轉(zhuǎn)換電路及轉(zhuǎn)換控制電路構(gòu)成。由 ILE、CS、 WR1 的邏輯組合產(chǎn)生 LE1，當 LE1 為高電平時，數(shù)據(jù)鎖存器狀態(tài)隨輸入數(shù)據(jù)線變換， LE1 的負跳變時將輸入數(shù)據(jù)鎖存； XFER：數(shù)據(jù)傳輸控制信號輸入線 ，低電平有效，負脈沖（脈寬應(yīng)大于 500ns）有效； WR2： DAC 寄存器選通輸入線，負脈沖（脈寬應(yīng)大于 500ns）有效。 IOUT1：電流輸出端 1，其值隨 DAC 寄存器的內(nèi)容線性變化； IOUT2：電流輸出端 2，其值與 IOUT1 值之和為一常數(shù)； Rfb：反饋信號輸入線，改變 Rfb 端外接電阻值可調(diào)整轉(zhuǎn)換滿量程精度； VCC：電源輸入端， Vcc 的范 圍為 +5V～ +15V； VREF：基準電壓輸入線， VREF 的范圍為 10V～ +10V； AGND：模擬信號地 DGND：數(shù)字信號地 DAC0832 的工作方式：根據(jù)對 DAC0832 的數(shù)據(jù)鎖存器和 DAC 寄存器的不同的控制方式， DAC0832 有三種工作方式：直通方式、單緩沖方式和雙緩沖方式。 圖 42 為 DAC0832 工作時序圖： 圖 42 DAC0832 工作時序 工作原理： DAC0832 主要由 8 位 輸 入寄存器， 8 位 DAC 寄存器， 8 位 D/A 轉(zhuǎn)換基于 DDS 的精密正弦信號發(fā)生器的設(shè)計 18 器以及 輸 入控制 電 路四部分 組 成。原 理框圖 和管腳圖如 圖 43 所示 圖 43 DAC0832 原 理圖 和管腳圖 圖 43 中， 運 算放大器 A2 的作用是把 運 算放大器 A1 的 單 向 輸 出 電壓轉(zhuǎn)換 成 雙向輸 出 電壓 。由 (1)式看出 ,如果 VREF為正 ,則 V01 為負； VREF 為負，則 V01 為正，單極性輸出。正弦波的輸出頻率小于 262kHz，為保證 262kHz 頻帶內(nèi)輸出幅度平坦，又要盡可能抑制諧波和高頻噪聲，綜合考慮取 R1=1k,R2=1k,C1=100pF,C=100pF 運放選用寬帶運放 LF351，用 Electronics Workbench 分析表明 :截止頻率約為1MHz,262KHz 以內(nèi)幅度平坦。實際電路測量結(jié)果表明：當負載 100Ω、輸出電壓峰 峰值1OV時，帶寬大于 500kHz,幅度變化小于土 1%。 在鍵入數(shù)據(jù)時采用移位的方式逐個顯示鍵入數(shù)值，輸入完畢后其數(shù)據(jù)和單位一并顯示；八位數(shù)碼管，前 6 位用來顯示 0～ 6 位數(shù)據(jù)，最后 2 位用以顯示頻率單位 HZ。 A1f2g3e4d5A6c8DP7b9a10DS?Dpy RedCAABCDEFGDPA1f2g3e4d5A6c8DP7b9a10DS?Dpy RedCAABCDEFGDPA1f2g3e4d5A6c8DP7b9a10DS?Dpy RedCAABCDEFGDPA1f2g3e4d5A6c8DP7b9a10DS?Dpy RedCAABCDEFGDPA1f2g3e4d5A6c8DP7b9a10DS?Dpy RedCAABCDEFGDPA1f2g3e4d5A6c8DP7b9a10DS?Dpy RedCAABCDEFGDPA1f2g3e4d5A6c8DP7b9a10DS?Dpy RedCAABCDEFGDPA1f2g3e4d5A6c8DP7b9a10DS?Dpy RedCAABCDEFGDPS1 S2S3 S4S5 S6S7 S8ABG2ANCG1G2BNY0NY1NY2NY3NY4NY5NY6NY7NU?74LS138VCCS1S2S3S4S5S6S7S8N1N2N3 圖 47 數(shù)碼管顯示電路 鍵盤接口電路 這一模塊是由 FPGA 單獨實現(xiàn)的。具體實現(xiàn)方法：采用 44 編碼鍵盤 ，由 FPGA 對其行線賦初值 ‘1000’，基于 DDS 的精密正弦信號發(fā)生器的設(shè)計 21 將其高電平 ‘1’循環(huán)賦給行線。在頻率控制字輸入完畢后，將數(shù)據(jù)調(diào)整其輸出格式送顯示器顯示和相位累加器累加。 S1SWPBS2SWPBS3SWPBS4SWPBS5SWPBS6SWPBS7SWPBS8SWPBS9SWPBS10SWPBS11SWPBS12SWPBS13SWPBS14SWPBS15SWPBS16SWPB1KR21KR31KR11KR4sw1sw2sw3sw4sw5 sw6 sw7 sw8 圖 46 4*4 鍵盤接口電路 基于 DDS 的精密正弦信號發(fā)生器的設(shè)計 22 5 系統(tǒng)的計算與仿真 MAX+plusⅡ軟件介紹 MAX+PLUSⅡ 的全稱是 Multipe Array Matrix and Programmable Logic User System（多陣列矩陣及可編程邏輯用戶系統(tǒng)），它提供了與結(jié)構(gòu)無關(guān)的設(shè)計環(huán)境，支持 FLEX、 MAX 及 Classic 系統(tǒng)器件。 MAX+PLUSⅡ 提供豐富的 邏輯功能 庫供設(shè)計人 員調(diào)用， MAX+PLUSⅡ 軟件支持各種 HDL語言設(shè)計輸入，包括 VHDL、 Verilog HDL 和 Altera自己的硬件描述語言 AHDL。 (1) 輸入設(shè)計項目。輸入方法不同，生成設(shè)計文件的名稱后綴就不同。首先，根據(jù)設(shè)計項目要求設(shè)定編譯參數(shù)和編譯策略。 （ 3）校驗設(shè)計項目。功能仿真是在不考慮器件延時的理想情況下仿真設(shè)計項目的一種項目驗證方法，稱為前仿真。定時分析用來分析器件引腳及內(nèi)部節(jié)點之間的傳輸路徑延時、時序邏輯的性能以及器件內(nèi)部各種寄存器的建立保持時間。用 MAX+PLUSⅡ 編程器通過 Altera 編程硬件或其它工業(yè)標準編程器，將經(jīng)過仿真確認后的編程目標文件便如所選定的 Altera 可編程邏輯器件中，然后加入實際激勵信號，測試是否 達到設(shè)計要求。 Altera 公司的 MAX+plusⅡ軟件是一款易于使用的開發(fā)工具，其界面友好，集成化程度高。通過 MAX+plusⅡ編譯器完成，可檢查項目是否有錯，并對項目進行邏輯綜合，然后配置到一個 ALTERA 器件中，同時產(chǎn)生報告文件、編程文件和用于時間仿真的輸出文件 [19]。 在實際操作中，對正弦波的一個周期 2Л 均分為 2N 等份，則 Δθ 量化為 BΔθ ： BΔθ =int(Δθ *2 N /2Л ) () 將 Δ θ =2Л of Tclk 帶入 式得： BΔθ =2N clkoff （ ） 故設(shè)定相位累加器位數(shù)、 BΔθ和基準時鐘的值，就可以產(chǎn)生任一頻率的輸出。將 BΔθ表示為頻率控制字 K， 則輸出信號波形的頻 率表示式為： Nlkcff 20 ? K=20K （ ） NMlkco ff 2 2m ax ?? （ ） 式中 K 為頻率控制字， N 為累加器位數(shù)， M 為相位增量寄存器位數(shù)。又因為所選相位累加器位數(shù)為 16 位，故相位累加器時鐘頻率 clkf =20HZ 162 =。由抽樣定理，最高輸出頻率不得大于 clkf /2，而據(jù)實驗所得，實際工作頻率小于 clkf /3 時較為合適。 信號間的相位差的調(diào)節(jié)精度與信號相位增量寄存器的位數(shù)有關(guān)。即 K2 =（ θ 2A ） /360176。 /2A 。的要求，則 A 應(yīng)為 9，此時相位分辨率為 176。 幅度控制是用 DAC0832 實現(xiàn)的 ,輸出信號的幅度由 D/A 轉(zhuǎn)換的參考電壓決定。 系統(tǒng)仿真 用 MAX+plusⅡ 設(shè)計 DDS 系統(tǒng)數(shù)字部分最簡單的方法是采用原理圖輸入。波形存儲器 (ROM)通過 調(diào)用lpm_rom元件實現(xiàn)，其 LPM_FILE 的值 .mif 是一個存放波形幅值的文件。為了進一步優(yōu)化速度的設(shè)計，可以選擇菜單 Assignal 基于 DDS 的精密正弦信號發(fā)生器的設(shè)計 25 Global Project Logic Synthesis 的選項 Optimize 10(速度 )，并設(shè)定 Global Project Logic Synthesis Style 為 FAST，經(jīng)寄存器性能分析最高頻率達到 100MHZ 以上。關(guān)鍵是這個實際系統(tǒng)設(shè)計的過程，在整個過程中我又回顧了單片機和 EDA 的知識。 主要是通過單片機來進行系統(tǒng)控制，通過 FPGA 的編程來完成調(diào)幅調(diào)頻的工作，再通過低通濾波模塊，從而達到精密信號發(fā)生器的效果 .此外，由于設(shè)計電路時使用了可編程邏輯器件，所以可以進一步擴展性能。雖然有些東西還未完成， 但總體設(shè)計結(jié)果還是相當令人滿意的，硬件電路和軟件程序都能滿足本設(shè)計的各方面要求，且具有電路簡單、易控制、性價比較高等優(yōu)點。 基于 DDS 的精密正弦信號發(fā)生器的設(shè)計 27 參考文獻 [1]譚建軍 ,楊慶 . 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