【文章內(nèi)容簡介】 重優(yōu)點，但不能動態(tài)重構，功耗也較 SRAM 型高。8 VHDL 介紹 VHDL 簡介VHDL 是一種硬件描述語言，它可以對電子電路系統(tǒng)和系統(tǒng)的行為進行描述?；谶@種描述，結合相關的軟件工具，可以得到所期望的實際電路系統(tǒng)。VHDL 是 VHSIC Hardwar Description Language（VHSIC 硬件描述語言） 。VHSIC 是Very High Speed Integrated Circuit HDL（超高速集成電路硬件描述語言）的縮寫，是在 ADA 語言基礎上發(fā)展起來的硬件描述語言。是 20 世紀 80 年代在美國國防部資助下始創(chuàng)的，并最終導致了 VHDL 語言的出現(xiàn)。它的第一個規(guī)范版本為 VHDL 87，VHDL 93 是其后續(xù)的升級版本。使用 VHDL 語言描述的電路，可以進行綜合與仿真。然而，值得注意的是，盡管所有 VHDL 代碼都是可仿真的，但并不是所有代碼都是可綜合的。VHDL 語言被廣泛使用的基本原因在于它是一種標準語言，是與工具和工藝無關的，從而可以方便的進行移植和重用。VHDL 語言的兩個最直接的應用領域是可編程邏輯器件和專用集成的電路，其中可編程邏輯器件包括復雜可編程邏輯器件和現(xiàn)場可編程門陣列。一段 VHDL 代碼編寫完成后，用戶可以使用可編程邏輯器件來實現(xiàn)整個電路。VHDL 語言與常規(guī)的順序執(zhí)行的計算機程序不同，VHDL 從根本上將是并發(fā)執(zhí)行的。因此，我們通常稱之為代碼，而不是程序。在 VHDL 中，只有在進程（PROCESS） ，函數(shù)(FUNCTION)和過程(PROCEDURE)內(nèi)部的語句才是順序執(zhí)行的。 VHDL 代碼結構1．代碼基本單元一段獨立的 VHDL 代碼至少包含 3 個組成部分：庫（LIBRARY）聲明：列出了當前設計中需要用到的所有庫文件，如 ieee,std 和work 等。實體(ENTITY)：定義了電路的輸入/輸出引腳。構造體(ARCHITECTURE)：所包含的代碼描述了電路要實現(xiàn)的功能。庫聲明：使用一個庫之前，需要首先對庫進行聲明。經(jīng)過聲明之后，在設計中就可9以調(diào)用庫中的代碼了。庫的聲明方式如下：LIBRARY libray_name。USE 。其中 LIBRARY 和 USE 是 VHDL 保留的關鍵字。實體：是用來描述電路的所有輸入/輸出引腳，其語法結構如下：ENTITY entity_name IS POQT (Pore_name:signal_model signal_type。Pore_name:signal_model signal_type?！?。END entity_name。 端口的信號模式是以下 4 中之一：IN,OUT,INOUT,BUFFER。ENTITY 名稱的選取沒有嚴格的規(guī)定，但須注意不要與 VHDL 保留的關鍵字發(fā)生沖突。構造體：構造體中的代碼用來描述電路行為和實現(xiàn)的功能，其語法結構如下：ARCHITECTURE architecture_name OF entity_name IS[declarations] BEGIN (code) END architecture_name。從語法結構中可以看到，一個 ARCHITECTURE 包含兩部分：聲明部分（可選） ，用于對信號和常量等進行聲明；代碼部分（BEGIN 和 END 之間的部分） ，用來描述電路的行為或工功能。與 ENTITY 一樣，可以采用除 VHDL 關鍵字以外的任何名稱為 ARCHITECTURE命名，并且允許和 ENTITY 具有相同的名稱。 VHDL 語言設計硬件電路的優(yōu)點 支持結構化和自頂向下的設計方法，這樣非常便與設計的模塊化。設計者從系統(tǒng)整體要求出發(fā)，自上而下將系統(tǒng)內(nèi)容細化，最后將模塊組合成完整的整體設計。 具有多層次描述和仿真系統(tǒng)硬件功能的能力，可以從系統(tǒng)到門級電路不同層10次對數(shù)字進行建模和描述，不同的描述還可以混合使用，大大簡化了硬件設計任務，提高了設計效率和可靠性，縮短了產(chǎn)品開發(fā)周期。 是一種工業(yè)語言，設計者，EDA 開發(fā)工具的供應商和 IC 芯片生產(chǎn)商都要遵循這一標準，因此它具有設計和開發(fā)環(huán)境，具有電路實現(xiàn)工藝以及采用的實現(xiàn)芯片無關的特點，設計成果便于移植，交流和二次開發(fā)。另外由于其語法嚴格，是強類型語言，因此涉及安全性好，也便于閱讀。 即支持傳輸延時也支持慣性延遲，不僅可以很好地描述系統(tǒng)和電路的邏輯功能，也可以真實地反映系統(tǒng)和電路的時間特性。 可以支持各種不同類型的數(shù)字電路和系統(tǒng)的設計。既支持同步電路也支持異步電路；既支持 TTL 電路，也支持 CMOS 電路；即可以采用 CPLD 芯片實現(xiàn)，也可以采用FPGA 芯片實現(xiàn)。 Quartus II QuartusⅡ簡介QuartusⅡ是 Altera 公司在 21 世紀初推出的可編程邏輯器件的集成開發(fā)軟件，這個軟件是該公司前一代可編程邏輯器件集成開發(fā)軟件 MAX+PLUSⅡ的更新?lián)Q代產(chǎn)品。QuartusⅡ集成開發(fā)軟件支持可編程邏輯器件開發(fā)的整個過程，它提供一種與器件結構五官的設計環(huán)境。軟件界面友好，使設計者能夠方便的進行設計輸入、設計處理和器件編程。QuartusⅡ集成開發(fā)軟件不僅支持利用硬件描述語言通過文本編輯的方法完成電路設計，而且該軟件也提供類似傳統(tǒng)電子設計中繪制電路圖的輸入方式。當使用原理圖輸入方式時，設計者可以很方便地使用開發(fā)軟件提供的各種元件來提高設計及速度和設計質(zhì)量。 QuartusⅡ設計流程QuartusⅡ集成開發(fā)軟件的核心是模塊化的編譯器。編譯器包括的功能模塊有分析/綜合器、適配器、裝配器、時序分析器、設計輔助模塊和 EDA 網(wǎng)表文件生成器。利用 QuartusⅡ集成開發(fā)軟件進行可編程邏輯器件開發(fā)的全部過程包括以下步驟：設計輸入、綜合、布局布線、驗證和仿真，以及可編程邏輯器件的編程和配置。11QuartusⅡ集成開發(fā)軟件的功能模塊與可編程邏輯器件開發(fā)過程之間的關系如圖 22 所示。設計輸入是將設計者所需要的電路構思已開發(fā)軟件要求的形式表達出來。QuartusⅡ軟件支持模塊/原理圖輸入方式、文本輸入方式、Core 輸入方式和第三方 EDA工具輸入方式等。QuartusⅡ軟件同時允許用戶在需要對器件的編譯或變成進行必要的條件約束的環(huán)境下，使用分配編輯器設定初始設計的約束條件。綜合是將 HDL 語言、原理圖等設計輸入依據(jù)給定的硬件結構組件和約束控制條件進行編譯、優(yōu)化、轉(zhuǎn)換和綜合，生成門級電路，或更底層電路的描述網(wǎng)表文件，以供適配器實現(xiàn)。適配也稱為布局布線，這個步驟利用適配器將邏輯綜合生成的網(wǎng)表文件映射到某一具體的器件。該過程包括將設計的邏輯和時序要求與器件的可用資源相匹配；將每個邏輯功能分配到最好的邏輯單元位置，進行布局和時序分析；選擇相應的互聯(lián)路徑和引腳分配。適配完成后，生成可用于時序仿真的仿真文件和可用于編程的編程文件。仿真包括功能仿真和時序仿真。功能仿真實在不考慮期間延時的理想情況下仿真設計項目，以驗證其邏輯功能的正確性，功能仿真又稱前仿真。時序仿真是在考慮具體適配器的各種延時的情況下仿真設計項目，它是接近真實器件運行特性的仿真，時序仿真又稱后仿真。器件編程與配置是指設計輸入編譯成功后，設計者試用器件編譯器將編程文件下載到實際器件的過程。QuartusⅡ集成開發(fā)軟件允許用戶在開發(fā)過程中使用 QuartusⅡ圖形用戶界面、EDA工具界面和命令執(zhí)行界面。用戶可以在整個開發(fā)過程中使用這些界面中的任意一個，也可以在開發(fā)過程中的不同步驟中使用不同的界面。上述任何一步出錯，均需要回到設計輸入階段糾正錯誤，并重新按設計流程進行設計。 實驗箱簡述本設計采用的實驗箱為 LTE_EDA_02F 型 EDA/SOC 實驗開發(fā)系統(tǒng)，選用的芯片為EP2C5Q208C8。關于 FPGA/CPLD 器件的配置：12當在 QuartusⅡ中完成設計后，就應當將所設計的電路下載到 CPLD 芯片中，結合用戶系統(tǒng)進行統(tǒng)一的調(diào)試。針對 CPLD 器件不同的內(nèi)部結構，Altera 公司提供了不同的器件配置方式。Altera 可編程邏輯器件的配置可通過編程器、JATG 接口在線編程及Altera 在線配置三種方式進行。Altera 器件編程的連接硬件包括 ByteBlaster 并口下載電纜，ByteBlasterMV 并口下載電纜，MasterBlaster 串行/USB 通信電纜， BitBlaster 串口下載電纜。Altera 公司提供的 EPCEPCEPC16 和 EPC144 等 PROM 配置芯片。本設計采用的是ByteBlaster 并口下載電纜。ByteBlaster 并口下載電纜提供兩種下載模式：(AS 模式)——用來產(chǎn)品定型后，完成對 FPGA 代碼的固化，在下次上電后，能夠自動對 FPGA 進行配置，使產(chǎn)品獨立工作； 模式——具有工業(yè)標準的 JTAG 邊界掃描測試電路(符合 IEEE ：1990標準)，用來調(diào)試 FPGA 或 NiosⅡCPU，多在產(chǎn)品開發(fā)初期使用。13第 3 章 系統(tǒng)的設計 總體設計 出租車計價器的設計要求按照計價標準能實現(xiàn)計價功能；實現(xiàn)預置功能：能預置起步價、每公里收價、行車加價里程；實現(xiàn)模擬功能：能模擬汽車啟動、停止、暫停等狀態(tài)。該計價系統(tǒng)可靠性高、成本低、通用性強；該系統(tǒng)在不改變硬件電路的前提下，要具有可以重構系統(tǒng)的功能，采用完全相同電路結構，只要根據(jù)各地區(qū)的需求在 VHDL 程序中設置各參數(shù)，就可以適應各地區(qū)出租車不同計價標準的需要，還可實現(xiàn)根據(jù)各地區(qū)需求增加其他功能。具體計費方式如下：。首先顯示起步價（本次設計起步價分為 7:00 至 22:00 為 元，22:00 至 7:00 為 15 元）,車在行駛 3 km 以內(nèi)，只收起步價。 7:00 至 22:00 行駛時，超過 3 km 未達 20km 后在 10 元基礎上每行駛 1km 車價加 2 元，行駛路程達到或超過 20 km 后,車費變成按每公里 元開始計價；在 22:00至 7:00 行駛時，超過 3 km 未達 20km 后在 15 元基礎上每行駛 1km 車價加 4 元，行駛路程達到或超過 20 km 后，車費變成按每公里 5 元開始計價。（行駛中遇紅燈或中途暫時停車）等待累計時間超過 5 分鐘時，按 1元/分鐘累計費用。 總體框架設計等待時間計數(shù)模塊計費模塊數(shù)碼管顯示分頻模塊控制模塊行駛路程計數(shù)模塊時鐘14圖 系統(tǒng)設計總框圖分頻模塊用來將實驗系統(tǒng)所提供的時鐘進行分頻，得到所需要的時鐘頻率。行駛路程計數(shù)模塊來統(tǒng)計路程。當出租車啟動并行駛的過程中，當時鐘的上升沿檢測到公里信號（輸入端 clkout）為 1 時，對路程計數(shù)器的個位和十位進行加法計數(shù)，并在累計路程超過 3km 是，讓標志位 enable 為高電平，該信號將傳給控制模塊。等待時間計數(shù)模塊來統(tǒng)計等待時間。在出租車啟動并停止等待的過程中（即復位reset 為 0 時，停止信號 stop 為 0） ，計數(shù)器在時鐘的上升沿進行加法計數(shù)，每 60 進制產(chǎn)生進位脈沖使分鐘計數(shù)器個位和十位進行加法計數(shù)，并在累計等待時間超過 5 分鐘時，讓標志位 timecount 為高電平，該信號將傳給控制模塊。計費模塊用于出租車啟動后，根據(jù)行駛路程和停止等待時間計算費用。該模塊的時鐘使用控制模塊輸出的信號。當出租車停車復位時，時鐘控制模塊為 clk 信號，用于將費用計數(shù)器復位為起步價 10 元；當出租車處于行駛狀態(tài)時，時鐘控制模塊為滿 3km 信號時 enable,路程每滿 1km，費用計數(shù)器加 2 元，時鐘控制模塊為滿 20km 信號時，路程每滿 1km，費用計數(shù)器加 元， ；當出租車處于停止等待狀態(tài)時，時鐘控制模塊為滿 5分鐘信號 timecount,時間每滿 1 分鐘，費用計數(shù)器加 1 元?？刂颇K為計數(shù)模塊提供時鐘信號。停止復位狀態(tài)輸出時鐘信號 clk；停止等待狀態(tài)時輸出時間計數(shù)模塊產(chǎn)生的滿 5 分鐘脈沖 timecount。行駛狀態(tài)是輸出模擬滿公里數(shù)的信號 clkout。數(shù)碼管顯示模塊用來顯示所行駛的路程和所花費的價錢。 流程圖系統(tǒng)工作流程圖如圖 所示。系統(tǒng)工作流程為：出租車載客后，啟動計價器即start 為 1，整個系統(tǒng)開始運行，進入初始化狀態(tài)，即計程和計時從 0 開始，計價從起步價開始，白天起步價為 元，晚上起步價為 元。再根據(jù) pause 信號判斷行駛或是停止等待。若 pause 為 0，表示行駛狀態(tài)，則計程器開始計數(shù)，當路程超過 3km 后，如果是白天，計價器按每公里 元的單價進行累加，如果是晚上，計價器按每公里 元累加，否則計程器保持不變；當路程超過 20km 后，如果是白天，計價器按每公里 元的單價進行累加，如果是晚上，計價器按每公里 元累加，否則繼續(xù)按 3km 后15的計價方式計價；若 pause 為 1，便是停止等待狀態(tài)，則計時器開始加數(shù)，當每超過5min 后計價器加 1 元，否則計價器保持不變；出租車停止后，按下 stop 鍵，停止計程和計時；然后按下 reset 鍵，將所有計數(shù)器復位。R e s e t 信號S t a r t 信號計費器以每公里 2 元累加等待時間累積 ， 行駛路程不變計費器不變計費器以每公里 3 . 3 元累加計費器以每 5 分鐘 1 元累加行駛路程累計 ， 等待時間不變超過 5 分鐘超過 3 k m 未至2 0 k m各計數(shù)器復位P a u s