【文章內(nèi)容簡介】 計(jì)技術(shù)，它融合了電子技術(shù)、計(jì)算機(jī)技術(shù)、信息處理技術(shù)、智能化技術(shù)等最新的研究成果進(jìn)行開發(fā)的高新技術(shù)。EDA技術(shù)隨電子技術(shù)的發(fā)展和需要而誕生，它代表著當(dāng)今電子設(shè)計(jì)技術(shù)的最新發(fā)展方向和成果，它具有： (1)“自頂向下”的設(shè)計(jì)方法； (2)設(shè)計(jì)采用的是硬件描述語言； (3)具有邏輯綜合和優(yōu)化的功能； (4)采用開放性和標(biāo)準(zhǔn)化的軟件結(jié)構(gòu)。EDA技術(shù)所研究的是電子設(shè)計(jì)的全過程，包括系統(tǒng)級別、電路級別和物理層級別等很多層次，研究的范疇也非常廣泛，內(nèi)容豐富，涉及面廣。PLD技術(shù)是EDA技術(shù)的重要組成，是EDA技術(shù)的硬件基礎(chǔ)。PLD自20世紀(jì)60年代以來，經(jīng)歷了標(biāo)準(zhǔn)元件、專用集成電路、可編程邏輯器件、可編程的片上系統(tǒng)等四代。FPGA/CPLD是可編程邏輯器件家族中的重要成員,也是目前應(yīng)用最廣泛的器件。FPGA誕生于1985年，由著名的EDA廠商Xilinx公司首先推出，著名的Altera公司1992年推出了第一款FPGA產(chǎn)品RLEX800。FPGA由六個(gè)部分組成，分別是可編程的輸入輸出單元、基本的可編程邏輯單元、嵌入式塊RAM、豐富的布線資源、底層嵌入功能單元和內(nèi)嵌專用的硬件核等。隨著應(yīng)用需求的變化，為了滿足高端需要，Altera公司先后推出了滿足高端產(chǎn)品的Stratix、Stratix II、Stratix III、Stratix IV系列產(chǎn)品和低成本的Cyclone、Cyclone II、Cyclone III系列產(chǎn)品，具體的各系列的優(yōu)點(diǎn)和具體組成在此不作介紹，詳情查詢相關(guān)書籍和資料。CPLD技術(shù)也是誕生于20世紀(jì)80年代，由ALtera公司推出的。它主要包括三個(gè)部分，即可編程的邏輯宏單元、可編程的輸入/輸出單元和可編程的內(nèi)部總線。它采用類似PLA、PAL的乘積項(xiàng)可編程結(jié)構(gòu)，但結(jié)構(gòu)更加復(fù)雜了，因此，CPLD可以看做是將幾個(gè)簡單的可編程邏輯器件集成在一個(gè)芯片上，從而實(shí)現(xiàn)更加復(fù)雜的邏輯功能。Altera公司的主要CPLD產(chǎn)品有MAX700和MAX II系列，具體的各系列的優(yōu)點(diǎn)和具體組成在此不作介紹，詳情查詢相關(guān)書籍和資料。高度集、高速度和高可靠性是FPGA/CPLD的最明顯的特點(diǎn)，其時(shí)鐘的時(shí)延可以小到ns級，結(jié)合并行處理工作方式，在超高速應(yīng)用領(lǐng)域和實(shí)時(shí)測控方面有著非常廣泛的應(yīng)用前景。高可靠的應(yīng)用領(lǐng)域，如果應(yīng)用FPGA/CPLD器件設(shè)計(jì)得當(dāng)，將不會(huì)存在類似于MCU的復(fù)位不可靠的和PC可能跑飛等問題。FPGA/CPLD的高可靠性還表現(xiàn)在它可以將整個(gè)系統(tǒng)幾乎全部下載于同一芯片中，從而大大縮小了體積，且易于管理和屏蔽處理。FPGA/CPLD與早期的ASIC設(shè)計(jì)相比，具有開發(fā)周期短、投資風(fēng)險(xiǎn)小、產(chǎn)品上市速度快，市場適應(yīng)能力強(qiáng)、硬件升級方便等優(yōu)點(diǎn)，應(yīng)用范圍涉及數(shù)字系統(tǒng)設(shè)計(jì)、微機(jī)系統(tǒng)領(lǐng)域和DSP領(lǐng)域。通常，關(guān)于FPGA、CPLD的選擇，原則上，普通規(guī)模，且產(chǎn)量不是很大的產(chǎn)品項(xiàng)目來說，選擇使用CPLD比較好；而對于大規(guī)模的邏輯設(shè)計(jì)、ASIC設(shè)計(jì)或者單片機(jī)系統(tǒng)，則采用FPGA。 在本篇論文中使用的是FPGA技術(shù)。 FPGA開發(fā)基礎(chǔ) FPGA設(shè)計(jì)流程目標(biāo)器件為FPGA的工程設(shè)計(jì)流程如下圖32所示.圖 32 FPGA/CPLD工程設(shè)計(jì)流程圖在FPGA設(shè)計(jì)中，首先編寫程序，進(jìn)行編譯；其次，進(jìn)行邏輯綜合，實(shí)現(xiàn)把設(shè)計(jì)分解為一系列的基本邏輯電路和電路間的關(guān)系；第三，進(jìn)行目標(biāo)器件的布線和適配，也即在目標(biāo)芯片上建立這些基本邏輯電路及對應(yīng)關(guān)系；第四，目標(biāo)器件的編程和下載，這是將前面設(shè)計(jì)的軟件經(jīng)過編譯綜合下載至目標(biāo)芯片，變成物理可實(shí)現(xiàn)的設(shè)計(jì)系統(tǒng)；最后，要進(jìn)行硬件仿真和調(diào)試，這是驗(yàn)證所設(shè)計(jì)的系統(tǒng)是否符合設(shè)計(jì)要求，同時(shí)仿真模擬出設(shè)計(jì)的結(jié)果和驗(yàn)證設(shè)計(jì)構(gòu)思是否相符合。FPGA的輸入方式靈活，有三種方法，分別是①原理圖輸入方式，②狀態(tài)圖輸入方式，③文本輸入方式。用的硬件描述語言有VHDL和Verilog HDL。 硬件描述語言1） 概述HDL是硬件描述語言Hardware Description Language的縮寫，是一種用抽象化的方法來描述數(shù)字電路和設(shè)計(jì)數(shù)字邏輯系統(tǒng)的語言，主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)和功能。硬件所指的可大至一個(gè)系統(tǒng)，小至一個(gè)芯片或者芯片中的某個(gè)元件。硬件描述語言是高層次、自動(dòng)化設(shè)計(jì)的起點(diǎn)，HDL通常是指電子技術(shù)高層次設(shè)計(jì)階段中所采用的硬件描述語言，它具有很多特點(diǎn)：①HDL行為描述語言可以從抽象的角度來描述電子實(shí)體的行為；②HDL支持結(jié)構(gòu)描述，能從比較具體的角度描述電子實(shí)體的結(jié)構(gòu)；③HDL具備了從比較抽象到比較具體的多層面上對電子實(shí)體進(jìn)行混合描述的能力；④HDL的生命力在于它描述的實(shí)體程序，既能被模擬仿真，又可以綜合。模擬仿真可以驗(yàn)證設(shè)計(jì)的正確性，綜合可以實(shí)現(xiàn)將理論轉(zhuǎn)化為物理設(shè)計(jì)—邏輯圖、電路圖、版圖。硬件描述語言發(fā)展至今有幾十年，有很多可以實(shí)現(xiàn)的語言,常用的有：VHDL、Verilog、AHDL、ABEL等，本篇設(shè)計(jì)論文使用的是VHDL。VHDL是指超高速集成電路硬件描述語言，它最初是由美國政府組織專門機(jī)構(gòu)研究創(chuàng)立的一種目的在于滿足電子設(shè)計(jì)的各種要求而作為工業(yè)標(biāo)準(zhǔn)的硬件描述語言。1987年IEEE正式將VHDL作為認(rèn)證標(biāo)準(zhǔn)，1990年對VHDL進(jìn)行了修正。目前使用的是拓展了的93版的VHDL，它既能實(shí)現(xiàn)數(shù)字電路，也能實(shí)現(xiàn)模數(shù)混合電路。VHDL具備HDL的所有優(yōu)點(diǎn)，同時(shí)，還有它自己的特點(diǎn)：⑴ 支持自上而下的TDD設(shè)計(jì)。它直接面向設(shè)計(jì)者，從系統(tǒng)的要求入手，從頂層向下層完成相應(yīng)的設(shè)計(jì)描述、綜合與優(yōu)化、模擬仿真驗(yàn)證，最終得到器件，實(shí)現(xiàn)總體的設(shè)計(jì)；⑵開發(fā)周期短。2） 語言結(jié)構(gòu)VHDL語言語言至少包括三個(gè)部分：庫(LIbrary)說明、實(shí)體(Entity)說明和結(jié)構(gòu)體(Architecture)，如下給出一個(gè)簡單的VHDL程序，予以說明：1 library ieee。2 use 。3 entity xor2 is4 port(a,b:in std_logic。5 y:out std_logic)。6 end xor2。7 architecture xor2_1 of xor2 is8 begin9 y= (a and (not b)) or (b and (not a))。 實(shí)現(xiàn)異或10 end xor2_1。如上例所示，這是一個(gè)可綜合的完整的VHDL語言實(shí)現(xiàn)的程序，可以選擇任何特定的芯片進(jìn)行仿真和綜合，然后適配并下載到芯片中，實(shí)現(xiàn)物理仿真驗(yàn)證，這個(gè)程序?qū)崿F(xiàn)的功能是求二端口的異或功能。12行時(shí)IEEE的庫調(diào)用說明，每一個(gè)庫是由一個(gè)或者多個(gè)程序包構(gòu)成，把庫劃分為多個(gè)程序包是為了方便管理和使用，庫中放著已編譯好的設(shè)計(jì)單元，它可以作為其他VHDL描述的資源而加以利用。同一個(gè)庫中，各程序包之間有著類似的功能。VHDL語言的庫很多，大致有：IEEE庫、STD庫、VITAL庫、WORK庫以及用戶定義庫等。IEEE庫主要是包括了一些IEEE認(rèn)可的設(shè)計(jì)中使用的標(biāo)準(zhǔn)程序包，如第二行中的STD_LOGIC_1164；STD是VHDL語言自己本身所提供的標(biāo)準(zhǔn)庫，放著VHDL綜合的配置的程序包；VITAL是VHDL的工業(yè)標(biāo)準(zhǔn)下的仿真庫，它只用于仿真而不用于可綜合的設(shè)計(jì)；WORK庫是現(xiàn)行工作庫，設(shè)計(jì)人員的VHDL程序不加任何說明時(shí)均放在WORK庫中；用戶定義庫匯集了所有的用戶開發(fā)資源，部分廠家為了方便設(shè)計(jì)人員使用開發(fā)，也會(huì)設(shè)計(jì)自己專有的庫。庫的使用并不麻煩，除了STD和WORK庫以外，其他的幾類庫使用之前必須要有顯式的說明，例子的12行便是顯式說明，顯式說明的一般格式如下： LIBRARY 庫名； USE ；程序中的第一句是指明了所使用的庫，USE指明了開放庫中的程序包的資源情況，若需要開放全部的項(xiàng)目則項(xiàng)目名用“ALL”代替。庫的使用范圍僅限于緊隨其后的當(dāng)前所說明的設(shè)計(jì)實(shí)體，當(dāng)一個(gè)程序中出現(xiàn)兩個(gè)及以上的實(shí)體時(shí)，則每一個(gè)實(shí)體的前面必須要有自己的庫的使用說明語句和USE語句。36行是實(shí)體部分的說明，VHDL語言描述的對象稱之為實(shí)體，實(shí)體可以是一個(gè)器件，也可以是一個(gè)系統(tǒng)，但無論是什么樣的電路，實(shí)體結(jié)構(gòu)是相同的。實(shí)體由兩部分組成：實(shí)體說明和結(jié)構(gòu)體。實(shí)體說明中給出了實(shí)體名和端口的聲明，輸入輸出端口的說明由PORT關(guān)鍵字引出。在電路圖上，端口對應(yīng)著元件的外部引腳，端口說明語句是實(shí)體與外部接口的描述，同時(shí)，也可以說是對輸入輸出信號，管腳名稱、數(shù)據(jù)類型的描述，一般格式如下：PORT（端口信號名1，[端口信號名2…]：端口模式 數(shù)據(jù)類型；端口信號名1，[端口信號名2…]：端口模式 數(shù)據(jù)類型）；端口信號名是每個(gè)端口的輸入輸出接口的名稱，端口模式用于說明信號的輸入輸出類型，有IN、OUT、BUFFER、INOUT幾種類型，集體說明見表31。表31 端口模式說明端口模式端口模式說明IN輸入，只讀取，即只能作賦值源，出現(xiàn)在賦值語句的右邊OUT輸出，單向賦值模式，即只能作為賦值的目標(biāo)，出現(xiàn)在賦值語句的左邊BUFFER具有回讀能力的輸出模式，可以讀或者寫，但只能有一個(gè)驅(qū)動(dòng)源INOUT雙向的，可以多次讀或者寫數(shù)據(jù)類型就是端口信號的取值類型，表32列出了幾種常見的數(shù)據(jù)類型表32 數(shù)據(jù)類型說明數(shù)據(jù)類型數(shù)據(jù)類型說明STD_LOGIC工業(yè)標(biāo)準(zhǔn)的邏輯類型，可以描述三態(tài)及不定態(tài)，由IEEE庫STD_LOGIC_1164程序包定義STD_LOGIC_VECTOR工業(yè)標(biāo)準(zhǔn)邏輯向量類型，是STD_LOGIC的組合INTEGER整形，可以作為循環(huán)計(jì)數(shù)或常量，通常不作I/O信號BOOLEAN布爾型類型，取值為TRUE/FALSE710行是結(jié)構(gòu)體部分，是對實(shí)體部分實(shí)現(xiàn)的功能的動(dòng)作的具體描述，描述的是硬件結(jié)構(gòu)、元件之間的互聯(lián)關(guān)系、實(shí)體所完成的邏輯功能以及數(shù)據(jù)的傳輸變換等方面的內(nèi)容。具體編寫結(jié)構(gòu)體的時(shí)候可以從其中的某一方面來描述。結(jié)構(gòu)體對實(shí)體的輸入輸出關(guān)系描述有三種方式：行為描述方式、數(shù)據(jù)流描述方式和結(jié)構(gòu)描述方式。格式如下所示：ARCHITECTURE 結(jié)構(gòu)體名 OF 實(shí)體名 [定義語句] BEGIN 并行處理語句；END 結(jié)構(gòu)體名；在綜合時(shí)，一個(gè)實(shí)體中一般只能具有一個(gè)結(jié)構(gòu)體，實(shí)體名必須和實(shí)體說明中的實(shí)體名一致。結(jié)構(gòu)體的定義語句必須位于ARCHITECTURE 和BEGIN之間，用于對結(jié)構(gòu)體中使用的SIGNAL、CONSTANT、數(shù)據(jù)類型、元件等進(jìn)行定義，這個(gè)不是必須的，可以沒有定義語句。在VHDL中的表示符，諸如端口名，實(shí)體名，結(jié)構(gòu)體名，變量名等都需要遵循VHDL的命名規(guī)則，以下以VHDL87版為例，說明命名的規(guī)則： ⑴使用的有效的字符為A～Z和a～z的英文字符、0～9數(shù)字和“_”；⑵任何標(biāo)識(shí)符需以英文字母開頭，