【文章內(nèi)容簡(jiǎn)介】 領(lǐng)域得到了廣泛的應(yīng)用。 在這里用一種帶有兩個(gè)反饋抽頭的 3 級(jí)反饋移位寄存器得到一串“ 1110010”循環(huán)序列，并采取措施防止進(jìn)入全“ 0”狀態(tài)。通過更換時(shí)鐘頻率，是可以方便地改變輸入碼元的速率的。 m 序列產(chǎn)生器的電路結(jié)構(gòu)如圖。 圖 32 m 序列產(chǎn)生器 3 數(shù)據(jù)選擇器 數(shù)據(jù)選擇器的功能：在多個(gè)通道中選擇其中的某一路，或多個(gè)信息中選擇其中 的某一個(gè)信息傳送或加以處理。 數(shù)據(jù)分配器的功能：將傳送來的或處理后的信息分配到各通道去。 在本設(shè)計(jì)中，數(shù)據(jù)選擇器用于選擇正弦波產(chǎn)生器的兩個(gè)輸入時(shí)鐘，一個(gè)頻率為 4mHz，此時(shí)正弦波產(chǎn)生器產(chǎn)生一個(gè) 1 MHz 的正弦波，代表數(shù)字信號(hào)“ 1”另一個(gè)頻率 4MHz，此時(shí)產(chǎn)生一個(gè) 250kHz 的正弦波信號(hào)，代表數(shù)字信號(hào)“ 0”。 當(dāng)信號(hào)為 1 時(shí)，波形與 f1 相同，說明數(shù)據(jù)選擇器選擇了 f1 這路數(shù)據(jù)。 當(dāng)信號(hào)為 0 時(shí)，波形與 f2 相同，說明數(shù)據(jù)選擇器選擇了 f2 這路數(shù)據(jù)。 跳變檢測(cè) 將跳變檢測(cè)引入正弦波的產(chǎn)生中，可以使每次基帶碼元上升沿或下降 沿到來時(shí)應(yīng)輸出波形位于正弦波形的 0 相位處，此電路的設(shè)計(jì)主要是便于觀察，確保示波器上成為一個(gè)連續(xù)的波形。 基帶信號(hào)的跳變檢測(cè)可以有很多方法，下圖為一種便于在可編程邏輯器件中實(shí)現(xiàn)的方案。 圖 33 信號(hào)跳變檢測(cè)電路 4 正弦信號(hào)產(chǎn)生 用數(shù)字電路和 DAC 變換器可以產(chǎn)生要求的模擬信號(hào)。根據(jù)抽樣定理可知，當(dāng)用模擬信號(hào)最大頻率 2 倍以上的速率對(duì)該模擬信號(hào)采樣時(shí)，便可將模擬信號(hào)不失真地恢復(fù)出來。本例要求得到的是 2 個(gè)不同頻率的正弦信號(hào)，實(shí)驗(yàn)中對(duì)正弦波每個(gè)周期采樣 10 個(gè)點(diǎn)，即采樣速率為原正弦信號(hào)頻率的 10 倍，因此完全可 以在接收端將原正弦信號(hào)不失真地恢復(fù)出來，從而可以在接收端對(duì) FSK 信號(hào)正確地解調(diào)。 每個(gè)采樣點(diǎn)采用 8 位量化編碼，即 8 位分辨率。采樣點(diǎn)的個(gè)數(shù)與分辨率的大小主要取決于 CPLD/FPGA 器件的容量，其中分辨率的高低還與 DAC 的位數(shù)有關(guān)。實(shí)驗(yàn)表明，采用 8 位分辨率和每周期 10 個(gè)采樣點(diǎn)可以達(dá)到理想的效果。 波形的降噪 兩個(gè)不同頻率的載波對(duì)基帶信號(hào)進(jìn)行調(diào)制。這個(gè) 2FSK 信號(hào)的波形也正確的表示出基帶信號(hào) m 序列的值“ 1110010” 1 FIR 濾波器 數(shù)字濾波器是指輸入、輸出均為數(shù)字信號(hào)，通過一定運(yùn)算關(guān)系改變輸入 信號(hào)所含頻率成分的相對(duì)比例或者濾除某些頻率成分的的器件。 FIR 濾波器是有脈沖響應(yīng)的濾波器。 FIR 濾波器是一種 LTI 數(shù)字濾波器，它的基本結(jié)構(gòu)是一個(gè)分節(jié)的延時(shí)線，把每一節(jié)的輸出加權(quán)累加，得到濾波器的輸出。數(shù)學(xué)上表示為： 2 FIR 濾波器的設(shè)計(jì) 在這里，是利用頻率采樣來對(duì) FIR 濾波器進(jìn)行設(shè)計(jì)的。 設(shè)待設(shè)計(jì)的濾波器的傳輸函數(shù)用表示，對(duì)ω＝ 0 到 2π之間等 間隔采樣 N 點(diǎn)，得到 Hd（ k） 再對(duì) N 點(diǎn) Hd（ k）進(jìn)行 IDFT，得到 h n ， 式中， h（ n）為所設(shè)計(jì)的濾波器的單位取樣響應(yīng)，其系統(tǒng)函數(shù) h（ z）為 式（ 34）適 合 FIR 直接型網(wǎng)絡(luò)結(jié)構(gòu)。 圖 34 FIR 直接型網(wǎng)絡(luò)結(jié)構(gòu) 2FSK 解調(diào)器設(shè)計(jì) 載波信號(hào)經(jīng)過帶通濾波后整形形成寬帶不同的方波，這些方波代表不同的碼元；鑒頻器確定對(duì)應(yīng)載波頻率，根據(jù)頻率判決對(duì)應(yīng)碼元，實(shí)現(xiàn) FSK 解調(diào)涉及的技術(shù)問題比調(diào)制難度大，一般要使用帶通濾波器、倍頻器、鎖相環(huán)等，電路較為復(fù)雜。（非本設(shè)計(jì)主要內(nèi)容） 圖 35 FSK 解調(diào)方框圖 第四章 基于 +plusⅡ的 2FSK 的調(diào)制解調(diào)算法 +plusⅡ軟件簡(jiǎn)介 +PLUS II 的全稱 Multiple Array Matrix and Programmable Logic User System II ，它的中文全稱是復(fù)陣列矩陣及可編程邏輯用戶系統(tǒng)。 +PLUS II 是Altera 公司專門為研制 PLD 而開發(fā)的軟件。從最初的第一代 A+PLUS，第二代+plus，發(fā)展到第三代 +PLUS II， Altra 公司的開發(fā)工具軟件不斷完善。 +PLUS II的版本不斷升級(jí)，功能也越來越強(qiáng)大。 +PLUS II 是一個(gè)完全集成化的可編程邏輯設(shè)計(jì)環(huán)境，能滿足用戶各種各樣的設(shè)計(jì)需要。它支持 Altera 公司不同結(jié)構(gòu)的器件，可在多種平臺(tái)上運(yùn)行。 +PLUS II 具有突出的靈 活性和高效性，為設(shè)計(jì)者提供了多種可自由選擇的設(shè)計(jì)方法和工具。豐富的圖形界面，可隨時(shí)訪問的在線幫助檔案，是用戶能夠快速輕松地掌握和使用 +PLUS II 軟件。同時(shí)，強(qiáng)大的功能能極大地減輕設(shè)計(jì)者的負(fù)擔(dān)，使設(shè)計(jì)者可以快速完成所需設(shè)計(jì)。使用該軟件，用戶從開始設(shè)計(jì)邏輯電路到完成器件下載編程一般只需數(shù)小時(shí)時(shí)間，其中設(shè)計(jì)的編譯時(shí)間僅需數(shù)分鐘。 +PLUS II 有很多特點(diǎn)： 1 廣泛的應(yīng)用范圍。 +PLUS II 除支持 Altera 公司的器件外，對(duì)別的公司的 PLD 器件也有很好的支持 2 與器件獨(dú)立。 +PLUS II 提供了與器件結(jié)構(gòu)獨(dú)立的 設(shè)計(jì)環(huán)境和綜合能力，用戶可以在設(shè)計(jì)過程中不考慮具體的結(jié)構(gòu)； 3 通用性強(qiáng) ； 4 兼容性好； 5 集成度與自動(dòng)化程度高； 6 擁有強(qiáng)大的幫助系統(tǒng)； 7 易學(xué)易用， +PLUS II 是高度集成的工具，提供豐富的圖形用戶接口，軟件界面新穎友好，通過短時(shí)期學(xué)習(xí)就能熟練掌握。 +PLUS II 具有開放的界面，提供豐富的邏輯功能庫(kù)供設(shè)計(jì)人員調(diào)用，還具有開放核的特點(diǎn)，允許設(shè)計(jì)人員添加自己的宏功能模塊。充分利用這些邏輯功能模塊，可以減輕設(shè)計(jì)的工作量，成倍縮短開發(fā)周期。 +PLUS II 軟件支持各種 HDL 語言設(shè)計(jì)輸入。在本設(shè)計(jì)中，主要就是用 VHDL語言進(jìn)行編程的。 2FSK 調(diào)制解調(diào)算法 m 序列算法 M 序列算法部分 vhdl 程序如下（完整程序見附錄Ⅰ）： signal a： std_logic_vector 2 downto 0 ； BEGIN process start begin if start39。event and start 39。139。 then a 0 a 1 ； a 1 a 2 ； end if； end process； process start begin if start39。event and start 39。139。 then a 2 a 1 xor a 0 or not a 0 or a 1 or a 2 ； end if； end process； y a 0 ； PROCESS clk BEGIN IF clk39。event AND clk 39。139。 then IF count1 1111 then 4 位二進(jìn)制計(jì)數(shù)器 count1 OTHERS 39。039。 。 計(jì)數(shù)清零 ELSE count1 count1 + 1。 END IF 。 END IF 。 END PROCESS。 PROCESS clk BEGIN 占空比 1/16 IF clk39。event AND clk 39。139。 THEN IF count1 1111 THEN 滿足條件給 f16 賦值 f16 39。139。 。 ELSE f16 39。039。 。 END IF 。 END IF 。 END PROCESS。 本程序的算法是： 每次檢測(cè)上升沿，計(jì)數(shù)器加 1，加到‘ 1111’時(shí)清零，并賦值‘ 1’給 f16，還沒加到‘ 1111’，則賦值‘ 0’給 f16，這樣就產(chǎn)生了占空比為 1/16 的頻率，并且頻率由時(shí)鐘的 16 分頻得來。 本設(shè)計(jì)要求頻率可變，占空比可變。 為滿足要求，只需將程序中的 2 進(jìn)制數(shù)改變，即可實(shí)現(xiàn)不同頻率與不同占空比的變化。 為簡(jiǎn)便起見，這里只仿真設(shè)計(jì)所需的一部分。 使用 +plusⅡ軟件的 vhdl 文本輸入功能并進(jìn)行時(shí)序仿真，得到如下仿真圖： 圖 43 分頻器仿真 時(shí)鐘信號(hào)頻率 80mhz， 由圖可以看出 f16 占空比是 1/16，頻率為 5mhz， f4占空比是 1/4，頻率為 20mhz； count1， coune2 為計(jì)數(shù)器，都是中間變量。 對(duì)波形進(jìn)行延時(shí)分析，如圖： 圖 44 分頻器仿真延時(shí) 由圖可知： f4， f16 較時(shí)鐘信號(hào)延時(shí) ，接近半個(gè)周期。 數(shù)據(jù)選擇器算法 數(shù)據(jù)選擇器算法部分 vhdl 程序如下（完整程序見附錄Ⅲ）： process f1， f2， y begin if y 39。039。 the