【文章內(nèi)容簡(jiǎn)介】 K 信號(hào)波形 （2）直接調(diào)頻法 圖 4 直接調(diào)頻法產(chǎn)生 2FSK 信號(hào)原理圖 由于開(kāi)關(guān)選擇法是使用數(shù)字矩形脈沖信號(hào)，控制電子開(kāi)關(guān)在兩個(gè)相互獨(dú)立不同頻率振蕩器之間進(jìn)行不停地切換，使得輸出的 FSK 信號(hào)頻率在兩個(gè)頻率點(diǎn)間發(fā)生著突發(fā)切換，產(chǎn)生的 FSK 信號(hào)相位不連續(xù)。FSK 信號(hào)的相位不連續(xù)性，一般都會(huì)湖北經(jīng)濟(jì)學(xué)院本科畢業(yè)（設(shè)計(jì)）論文12使功率譜產(chǎn)生較大的旁瓣分量，導(dǎo)致產(chǎn)生信號(hào)的頻譜中高頻分量增加，信號(hào)頻譜不純，引起包絡(luò)的起伏。因此為了克服這個(gè)缺點(diǎn)，必須控制 FSK 信號(hào)的相位連續(xù)性。直接調(diào)頻法通過(guò)調(diào)頻器直接改變載波的頻率參數(shù)，來(lái)調(diào)制單一載波，產(chǎn)生的 FSK 信號(hào)在頻率切換時(shí)相位是連續(xù)變化的，不產(chǎn)生相位突變，通常稱這種調(diào)制為相位連續(xù) FSK（Continuous Phase FSK, CPFSK）。直接調(diào)頻法產(chǎn)生的 CPFSK 信號(hào)由于相位連續(xù)，且占用信道頻帶較窄，較開(kāi)關(guān)選擇法有著顯著的優(yōu)勢(shì)。工程項(xiàng)目應(yīng)用上一般采用直接調(diào)頻法來(lái)產(chǎn)生 FSK 信號(hào)。相位連續(xù) FSK 信號(hào)波形如圖 5 所示。 圖 5 相位連續(xù) FSK 信號(hào)波形 3. 基于 DDS 技術(shù)的 FSK 調(diào)制器的整體設(shè)計(jì) 本論文的設(shè)計(jì)目標(biāo)是，基于 DDS 技術(shù)，在 FPGA 上完成 FSK 調(diào)制的功能，系統(tǒng)總體設(shè)計(jì)方案如圖 6： 數(shù)字基帶信號(hào)FSK 調(diào)制波形 圖 6 基于 DDS 技術(shù)的 FSK 調(diào)制器整體設(shè)計(jì)調(diào)制器 DDS FPGA湖北經(jīng)濟(jì)學(xué)院本科畢業(yè)（設(shè)計(jì)）論文13在該系統(tǒng)中，F(xiàn)PGA 將接收到的數(shù)字基帶信號(hào)送入調(diào)制器，調(diào)制器根據(jù)接收到的數(shù)字基帶信號(hào)產(chǎn)生相應(yīng)的頻率控制字 ，并輸出以控制 DDS 產(chǎn)生調(diào)制器所需頻率B??的正弦幅值信號(hào)作為 FSK 調(diào)制信號(hào)，然后 FPGA 將已調(diào) FSK 信號(hào)輸出給數(shù)、模轉(zhuǎn)換器（DAC）。經(jīng) DAC 進(jìn)行數(shù)、模轉(zhuǎn)換后，即可得到適于線上傳輸?shù)哪M正弦載波。 湖北經(jīng)濟(jì)學(xué)院本科畢業(yè)（設(shè)計(jì)）論文14三、各單元電路設(shè)計(jì)（一）DDS 整體結(jié)構(gòu)設(shè)計(jì)一個(gè)基本的 DDS 結(jié)構(gòu)，主要由相位累加器、相位調(diào)制器、正弦 ROM 查找表和DAC 構(gòu)成，如圖 7 所示。圖中的相位累計(jì)器、相位調(diào)制器、正弦 ROM 查找表是 DDS結(jié)構(gòu)中的數(shù)字部分。N M M M 系統(tǒng)時(shí)鐘 CLK相位累加器 相位調(diào)制器 圖 7 DDS 整體結(jié)構(gòu) 相位累加器是整個(gè) DDS 的核心，在這里主要實(shí)現(xiàn)的是上文原理推導(dǎo)中的相位累加功能。相位累加器的輸入是相位增量 ,又由于 與輸出頻率 是簡(jiǎn)單的線性B????fout關(guān)系： 。相位累加器的輸入又可稱為頻率字輸入。???還經(jīng)過(guò)了一組同步寄存器，使得當(dāng)頻率字改變時(shí)，相位累加器不會(huì)被干擾，仍然能夠正常工作。 在本設(shè)計(jì)中，相位累加器主要由一個(gè) 32 位計(jì)數(shù)器構(gòu)成，在系統(tǒng)時(shí)鐘脈沖 clk 的作用下，每進(jìn)入一個(gè)時(shí)鐘脈沖，輸出數(shù)據(jù)將增加一個(gè)頻率控制字，即：輸出dout=dout+ 。為了設(shè)計(jì)更方便，令高于 27 和低于 20 的出入位為 0，而真正的B??頻率控制字為 8 位。從而實(shí)現(xiàn)相位累加功能，累加器實(shí)現(xiàn)結(jié)構(gòu)如圖 8:DAC頻率控制字輸入 + +相位控制字輸入寄存器 正弦 ROM查找表湖北經(jīng)濟(jì)學(xué)院本科畢業(yè)（設(shè)計(jì)）論文15頻率控制字[27:20] clk phase[31:0]圖 8 相位累加器 相位調(diào)制器是接受相位累加器的相位輸出，在這里加上一個(gè)相位偏移值，主要用于信號(hào)的相位調(diào)制，如 PSK（相移鍵控）等，在不使用時(shí)可以去掉該部分，或者加上一個(gè)固定的相位字常數(shù)作為輸入。相位字輸入最好也用同步寄存器保持同步。需要注意的是，通常情況下，相位字輸入的數(shù)據(jù)寬度 M 與頻率字輸入的數(shù)據(jù)寬度N 往往是不相同的，它們的關(guān)系一般是 MN。在本設(shè)計(jì)中，相位調(diào)制器主要是由一個(gè) 10 位的加法器和 10 位寄存器構(gòu)成，相位累加器的輸出與相位控制字相加，使輸出信號(hào)產(chǎn)生相移，這里相位累加器的輸出選取高 10 位作為調(diào)制器的輸入。如圖 9:phase[31:22] phase_add相位控制字clk 圖 9 相位調(diào)制器本論文主要談?wù)摰氖?FSK 數(shù)字調(diào)制器，因此對(duì)于相位的調(diào)節(jié)不是必須的，故此處的信號(hào)的相位控制字默認(rèn)為零值。 ROM（查找表）正弦波形數(shù)據(jù)存儲(chǔ) ROM（查找表）完成 的查表轉(zhuǎn)換，也可以理解成相位）（ B?fsin到幅度的轉(zhuǎn)換，它的輸入是相位調(diào)制器的輸出，事實(shí)上就是 ROM 的地制值；輸出送往 DAC，轉(zhuǎn)換成模擬信號(hào)。由于相位調(diào)制器的輸出數(shù)據(jù)位寬 M 也是 ROM 的地址位寬，A A+BBfw[31:0] doutin qout湖北經(jīng)濟(jì)學(xué)院本科畢業(yè)（設(shè)計(jì)）論文16因此在實(shí)際的 DDS 結(jié)構(gòu)中 N 往往很大，而 M 為 10 位左右。M 太大會(huì)導(dǎo)致 ROM 容量的成倍上升，而輸出精度受 DAC 位數(shù)的限制未必有大的改善。正弦波形數(shù)據(jù) ROM 模塊的地址線是 10 位，數(shù)據(jù)線位寬是 8 位，即一個(gè)周期的正弦波數(shù)據(jù)有 1024 個(gè)，每個(gè)數(shù)據(jù)有 8 位，其中該模塊采用 LPM 模塊的 VHDL 文本調(diào)用方式實(shí)現(xiàn)，具體實(shí)現(xiàn)方法見(jiàn)下文的 ROM 的設(shè)計(jì)與仿真。 數(shù)模轉(zhuǎn)換電路的數(shù)模轉(zhuǎn)換電路是將數(shù)字信號(hào)變?yōu)槟M信號(hào)，本設(shè)計(jì)通過(guò) D/A 轉(zhuǎn)換電路將產(chǎn)生的離散數(shù)字量轉(zhuǎn)變?yōu)槟M量，從而能通過(guò)示波器觀察波形。而本方案采用 DAC0832 芯片的直通方式。 DAC0832 是采樣頻率為八位的 D/A 轉(zhuǎn)換芯片，它的內(nèi)部由三部分電路組成（見(jiàn)下圖 10）:“8 位輸入寄存器”、“8 位 DAC 寄存器”、“8 位 D/A 轉(zhuǎn)換電路”。集成電路內(nèi)有兩級(jí)輸入寄存器， 使 DAC0832 芯片具備直通、單緩沖和雙緩沖三種輸入方式，以便適于各種電路的需要(如要求多路 D/A 同步轉(zhuǎn)換或是異步輸入等)。 圖 10 DAC0832 原理圖D/A 轉(zhuǎn)換結(jié)果采用電流形式輸出，而一般我們需要的是相應(yīng)的模擬電壓信號(hào)，因此通常會(huì)在 D/A 轉(zhuǎn)換芯片后接一個(gè)高輸入阻抗的線性運(yùn)算放大器，將電流轉(zhuǎn)換成相應(yīng)的電壓。運(yùn)放的反饋電阻可通過(guò) RFB 端引用片內(nèi)固有電阻，也可外接。DAC0832 引腳功能說(shuō)明： Vcc:電源輸入線 (+5v~+15v)Vref:基準(zhǔn)電壓輸入線 (10v~+10v)AGND:模擬地,摸擬信號(hào)和基準(zhǔn)電源的參考地. 湖北經(jīng)濟(jì)學(xué)院本科畢業(yè)（設(shè)計(jì)）論文17DGND:數(shù)字地,兩種地線在基準(zhǔn)電源處共地比較好. CS：片選信號(hào)輸入線，低電平有效。WR1：為輸入寄存器的寫(xiě)選通信號(hào)。WR2：為 DAC 寄存器寫(xiě)選通輸入線。ILE：數(shù)據(jù)鎖存允許控制信號(hào)輸入線，高電平有效。 XFER：數(shù)據(jù)傳送控制信號(hào)輸入線，低電平有效。DI0~DI7：數(shù)據(jù)輸入線，TLL 電平。 Rfb:反饋信號(hào)輸入線,芯片內(nèi)部有反饋電阻. Iout1:電流輸出線。當(dāng)輸入全為 1 時(shí) Iout1 最大。 Iout2: 電流輸出線。其值與 Iout1 之和為一常數(shù)。 DAC0832 是 8 位數(shù)模轉(zhuǎn)換器，基準(zhǔn)電壓 為5v，輸出電壓的計(jì)算公式為：REFV U=D* /256REFV其電路如圖 11: 圖 11 DAC0832 仿真圖（二）調(diào)制器 調(diào)制器即一個(gè)選擇器，根據(jù)輸入的基帶信號(hào)的值不同而輸出不同的頻率控制字， 與 的關(guān)系為： 。輸入與輸出的關(guān)系如下式：foutB?? f2fclk3out .]0:1[???湖北經(jīng)濟(jì)學(xué)院本科畢業(yè)（設(shè)計(jì)）論文18 04H 輸入為“1”（此時(shí)的頻率為: ）? B??08H 輸入為“0”（此時(shí)的頻率為： ）(三)數(shù)字基帶信號(hào) 方法一：由本設(shè)計(jì)的要求，該系統(tǒng)的輸入信號(hào)是一個(gè)二進(jìn)制基帶信號(hào)，可通過(guò)對(duì)時(shí)鐘信號(hào)進(jìn)行分頻，得到所需要的在“1”，“0”之間變換的二進(jìn)制信號(hào)。具體實(shí)現(xiàn)方法是:通過(guò)一個(gè)計(jì)數(shù)器對(duì)時(shí)鐘信號(hào)進(jìn)行計(jì)數(shù)，每來(lái)一個(gè)時(shí)鐘上升沿，就加 1,當(dāng)加到 512 時(shí)，就在“1”，“0”之間變換一次，模擬出一個(gè)數(shù)字基帶信號(hào)。 方法二：調(diào)用鎖相環(huán) ALTPLL 宏模塊，該模塊能與一個(gè)輸入的時(shí)鐘信號(hào)保持同步狀態(tài)，并以此信號(hào)作為它的參考信號(hào)，產(chǎn)生倍頻或分頻的片內(nèi)時(shí)鐘信號(hào)，以供系統(tǒng)使用，可通過(guò)這種方法產(chǎn)生基帶信號(hào)。根據(jù)本設(shè)計(jì)的要求，基帶信號(hào)為 1 時(shí)，產(chǎn)生 2 個(gè)正弦波，基帶信號(hào)為 0 時(shí)，產(chǎn)生 4 個(gè)正弦波，故通過(guò)計(jì)算得所需要的時(shí)鐘頻率為 。 因方法二直接調(diào)用模塊，方法更簡(jiǎn)單，故選擇方法二。具體調(diào)用方法見(jiàn)軟件設(shè)計(jì)及仿真部分。 湖北經(jīng)濟(jì)學(xué)院本科畢業(yè)（設(shè)計(jì)）論文19四、軟件設(shè)計(jì)及仿真（一）硬件邏輯電路設(shè)計(jì)流程 由于本設(shè)計(jì)主要用到的仿真軟件是 Quartus Ⅱ，故詳細(xì)的介紹基于 Quartus Ⅱ的一般設(shè)計(jì)和測(cè)試流程。Quartus II 是 Altera 公司的綜合性 PLD/FPGA 開(kāi)發(fā)軟件，支持原理圖、VHDL、VerilogHDL 以及 AHDL（Altera Hardware Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整 PLD 設(shè)計(jì)流程。任何一項(xiàng) EDA 都是一項(xiàng)工程，都必須首先為此工程建立一個(gè)放置與此工程相關(guān)的所有設(shè)計(jì)文件的文件夾。此文件夾將被 EDA 軟件默認(rèn)為工作庫(kù)。一般地，不同的設(shè)計(jì)項(xiàng)目最好放在不同的文件夾中，而同一工程的所有文件都放在同一個(gè)文件夾中。還應(yīng)特別注意，不要將工程文件夾設(shè)在計(jì)算機(jī)已有的安裝目錄中。在建立了文件夾后就可以將設(shè)計(jì)文件通過(guò) Quartus Ⅱ的文本編輯器編輯并存盤(pán)了。具體步驟如下：（1）新建一個(gè)文件夾，需注意文件名不能用中文，也最好不要用數(shù)字。（2）輸入源程序，打開(kāi) Quartus Ⅱ，選擇 File New 命令。在 New 窗口中的 Design Files 欄選擇編譯文件的語(yǔ)言類型，這里選擇 Verilog HDL File 選項(xiàng)(3) 文件存盤(pán)，選擇 File Save As 命令，找到已設(shè)立的文件夾，存盤(pán)名應(yīng)該與實(shí)體名一致。 在此要利用 New Project Wizard 工具選項(xiàng)創(chuàng)建此設(shè)計(jì)工程，并設(shè)定此工程的一些相關(guān)信息。 （1）打開(kāi)并建立新工程管理窗口。選擇 File New Project Wizard 命令，設(shè)定此項(xiàng)工程的工程名，工程名可以去任何其他名，也可直接用頂層文件的模塊實(shí)體名以及當(dāng)前工程的頂層文件的實(shí)體名。（2）將設(shè)計(jì)文件加入工程中，單擊 Next 按鈕，在彈出的對(duì)話框中單擊 File 欄后湖北經(jīng)濟(jì)學(xué)院本科畢業(yè)（設(shè)計(jì)）論文20的按鈕，將與工程相關(guān)的所有 Verilog 文件都加入此工程。（3）選擇目標(biāo)芯片，單擊 Next 按鈕，選擇目標(biāo)器件，首先 Device Family 下拉列表框中選擇芯片系列，在此選 Cyclone Ш 系列。設(shè)定此系列的具體芯片EP3C5E144C8.（4）結(jié)束設(shè)置，再單擊 Next 按鈕后即彈出工程設(shè)置統(tǒng)計(jì)窗口，上面列出了此項(xiàng)工程相關(guān)設(shè)置情況。最后單擊 Finish 按鈕，設(shè)定好此工程。編譯前首先選擇 Processing Start Compilation 命令，啟動(dòng)全程編譯。編譯過(guò)程中要注意工程管理窗口下方的 Processing 處理欄中的編譯信息。如果工程中的文件有錯(cuò)誤，啟動(dòng)編譯后，在下方 Processing 處理欄中會(huì)顯示出來(lái)，對(duì)于 Processing 欄顯示出語(yǔ)句格式錯(cuò)誤，可雙擊欄此條文，即彈出對(duì)應(yīng)層次的Verilog 文件，在深色標(biāo)記條處即為文件中的錯(cuò)誤，改錯(cuò)后再次進(jìn)行編譯直至排除所有錯(cuò)誤。若編譯成功，可見(jiàn)到工程管理窗口的左上角顯示工程的層次結(jié)構(gòu)和其中結(jié)構(gòu)模塊耗用的邏輯宏單元數(shù)。 工程編譯通過(guò)后，必須對(duì)其功能和時(shí)序性質(zhì)進(jìn)行仿真測(cè)試，以了解設(shè)計(jì)結(jié)構(gòu)是否滿足原設(shè)計(jì)要求。以 VWF 文件方式的仿真流程的詳細(xì)步驟如下: （1）打開(kāi)波形編輯器，選擇 File New 命令，在 New 窗口中選擇 Vector Waveform File 選項(xiàng)。單擊 OK 按鈕,即出現(xiàn)空白的波形編輯器。（2）設(shè)置仿真時(shí)間區(qū)域，對(duì)于時(shí)序仿真來(lái)說(shuō)，將仿真時(shí)間軸設(shè)置在一個(gè)合理的時(shí)間區(qū)域上十分重要。通常設(shè)置時(shí)間范圍在數(shù)十微妙間。選擇 Edit End Time 命令，在彈出的窗口中的 Time 文本框輸入 50，單位選 μs，整個(gè)仿真域的時(shí)間即設(shè)定為 50μs，單擊 OK 按鈕，結(jié)束設(shè)置。 （3）波形文件存盤(pán)，選擇 File