【文章內(nèi)容簡(jiǎn)介】 ，對(duì)大系統(tǒng)在設(shè)計(jì)的早期可在遠(yuǎn)離門(mén)級(jí)的高層次上進(jìn)行模開(kāi)關(guān) RTL 門(mén) 門(mén) 開(kāi)關(guān) 算法 圖 混合設(shè)計(jì)層次建模 擬，以利于設(shè)計(jì)者確定整個(gè)設(shè)計(jì)的結(jié)構(gòu)和功能的可行性。 VHDL 強(qiáng)大的行為描述能力和程序結(jié)構(gòu)，使其具有支持大規(guī)模設(shè)計(jì)進(jìn)行分解，以及對(duì)已有的設(shè)計(jì)進(jìn)行再利用的功能，運(yùn)用 VHDL 設(shè)計(jì)系統(tǒng)硬件具有相對(duì)獨(dú)立性，設(shè)計(jì)時(shí)沒(méi)有嵌入與工藝有關(guān)的信息，對(duì)硬件的描述與具體的工藝技術(shù)和硬件結(jié)構(gòu)無(wú)關(guān)；當(dāng)門(mén)級(jí)或門(mén)級(jí)以上的描述通過(guò)仿真檢驗(yàn)以后，再用相應(yīng)的工具將設(shè)計(jì)映射成不同的工藝，這使硬件實(shí)現(xiàn)的目標(biāo)器件有很寬的選擇范圍，并且修改電路與修改工藝相互之間不會(huì)產(chǎn)生不 良影響。一個(gè)完整的 VHDL 程序通常包括實(shí)體（ Entity）、結(jié)構(gòu)體（ Architecture）、配置（ Configuration）、程序包（ Package）和庫(kù)（ Library）五個(gè)部分。其基本結(jié)構(gòu)如圖 所示 [1720]。 圖 程序的結(jié)構(gòu) （ 5） VHDL 與 ABELHDL、 Verilog HDL、 AHDL 的描述能力比較 通過(guò)前面的介紹，我們了解了三種語(yǔ)言的基本功能，我們知道 VHDL 和Verilog HDL作為被 IEEE所采用的兩 種工業(yè)標(biāo)準(zhǔn)硬件描述語(yǔ)言，得到了眾多 EDA公司的支持，在電子工程領(lǐng)域，已成為事實(shí)上的通用硬件描述語(yǔ)言，它們相對(duì)于ABELHDL語(yǔ)言、 AHDL語(yǔ)言的功能更加強(qiáng)大。而且 VHDL語(yǔ)言很早就成為 IEEE標(biāo)準(zhǔn)，成為系統(tǒng)描述的國(guó)際公認(rèn)標(biāo)準(zhǔn)，得到眾多 EDA 公司的支持。 VHDL 語(yǔ)言覆蓋面廣，描述能力強(qiáng)，能支持硬件的設(shè)計(jì)、驗(yàn)證、綜合和測(cè)試； VHDL 標(biāo)準(zhǔn)、規(guī)范，語(yǔ)法較為嚴(yán)格，采用 VHDL 的設(shè)計(jì)便于復(fù)用和交流， VHDL 所具有的內(nèi)庫(kù)說(shuō)明 LIBRARY 程序包 PACKAGE 實(shí)體 ENTITY 行為描述 Behavior Process 配置 CONFIGURATION 數(shù)據(jù)流描述 Data Flow 結(jié)構(gòu)描述 Structure 結(jié)構(gòu)體 ARCHITECTURE 屬描述語(yǔ)句和子程序調(diào)用等功能，使設(shè)計(jì)者對(duì)完成的設(shè)計(jì)，不必改變?cè)闯绦颍恍韪淖儍?nèi)屬參數(shù)或函數(shù)，就可以改變 設(shè)計(jì)的規(guī)模與結(jié)構(gòu) [21]； VHDL 語(yǔ)言的還可以描述與工藝相關(guān)的信息，工藝參數(shù)可以通過(guò)設(shè)計(jì)文件語(yǔ)言參數(shù)來(lái)調(diào)整，不會(huì)因工藝發(fā)展與變化而使 VHDL 設(shè)計(jì)過(guò)時(shí)，設(shè)計(jì)的生命周期與其他設(shè)計(jì)相比是很長(zhǎng)的。所以我選用 VHDL 語(yǔ)言。 設(shè)計(jì)方案的性能比較 用小邏輯器件實(shí)現(xiàn) 根據(jù) 2FSK 的調(diào)制原理，我們可以將 2FSK 調(diào)制器分為以下幾個(gè)部分：隨機(jī)信號(hào)產(chǎn)生器、正弦信號(hào)發(fā)生器、反相器、相乘器和相加器?，F(xiàn)在的小邏輯器件功能齊全，完全可以用小邏輯器件來(lái)完成上述幾個(gè)模塊的設(shè)計(jì)。 我選用了幾種簡(jiǎn)單的器件來(lái)實(shí)現(xiàn)。（ 1）用幾個(gè) D 觸發(fā)器來(lái)做一個(gè)隨機(jī)信號(hào)產(chǎn)生器，或者用一個(gè)移位器件來(lái)產(chǎn)生隨機(jī)信號(hào)；（ 2）正弦信號(hào)就可以用一個(gè)正弦波振蕩器來(lái)完成，或者用一個(gè)同步脈沖經(jīng)過(guò)分頻器分頻，然后經(jīng)過(guò)帶通濾波器進(jìn)行濾波后，就可得到正弦波了；（ 3）反相器是一種簡(jiǎn)單的邏輯器件，可采用非門(mén)；（ 4）相乘器就可以用兩個(gè)與非門(mén)來(lái)實(shí)現(xiàn)，兩個(gè)信號(hào)經(jīng)過(guò)兩次與門(mén)就成了兩信號(hào)相乘；（ 5）一個(gè)或門(mén)就相當(dāng)于相加器。當(dāng)然，以上各個(gè)部分也可以用其它方法和邏輯器件來(lái)實(shí)現(xiàn)，我就只說(shuō)了一些比較簡(jiǎn)單的方法 。將以上各個(gè)部件根據(jù) 2FSK的調(diào)制原理結(jié)合起來(lái)就可以實(shí)現(xiàn) 2FSK 調(diào)制了。結(jié)構(gòu)圖如圖 示。 圖 小邏輯器件組成 2FSK 調(diào)制器 由于小邏輯器件比較容易生產(chǎn)，而且價(jià)格比較便宜，所以可以很方便的實(shí)現(xiàn)2FSK 的調(diào)制。但是，由于小邏輯器件主要用在對(duì)時(shí)間要求不是很?chē)?yán)格的場(chǎng)合，在制造時(shí)就沒(méi)有過(guò)多的考慮到傳輸中延遲的問(wèn)題，并且不同的器件的響應(yīng)延遲也有較大的差別，而在通信系統(tǒng)中，信號(hào)的傳輸往往對(duì)器件響應(yīng)的實(shí)時(shí)性要求很高，很小的傳輸延遲就會(huì)造成接受端所接受的信號(hào)出現(xiàn)失真。所以小邏輯器件可以說(shuō)是很難滿(mǎn)足通信系統(tǒng)的實(shí)時(shí)性要求的，我們不能用小邏輯器件來(lái)做上述的 2FSK調(diào)制器。 隨機(jī)信號(hào) 振蕩器 w1 相乘器 相乘器 振蕩器 w2 相加器 反相器 2FSK 信號(hào) 用 2ASK的調(diào)制方案來(lái)實(shí)現(xiàn) 2FSK 調(diào)制 在前面的講述中，提到過(guò) 2FSK 調(diào)制信號(hào)可以看作是兩個(gè)載波頻率不同的2ASK 調(diào)制信號(hào)的波形組合而成的。那么我們可以用 2ASK 調(diào)制的方法來(lái)實(shí)現(xiàn)2FSK 信號(hào)的調(diào)制。用頻率為 f1的載波來(lái)表示數(shù)隨機(jī)數(shù)字信號(hào)中的“ 1”，用頻率為 f2 的載波來(lái)表示數(shù)隨機(jī)數(shù)字信號(hào)中的“ 0”。即先用頻率為 f1 的載波信號(hào)來(lái)對(duì)隨機(jī)信號(hào)進(jìn)行 2ASK 調(diào)制 —— 用頻率為 f1的載波代表“ 1”，再將隨機(jī)數(shù)字信號(hào)反相，用頻率為 f2 的載波信號(hào)來(lái)對(duì)隨機(jī)信號(hào)進(jìn)行 2ASK 調(diào)制 —— 用頻率為 f2 的載波代表“ 0”。最后將兩信號(hào)按時(shí)間順序合并，就得到了一個(gè) 2FSK 信號(hào)，其原理見(jiàn)圖 示。 用 2ASK 調(diào)制的方法來(lái)實(shí)現(xiàn) 2FSK 調(diào)制是一種很直接、簡(jiǎn)潔的方法，它反映了 2FSK 的調(diào)制原理，利用了兩信號(hào)合一的方案，讓大家更進(jìn)一步了解了 2ASK和 2FSK 之間的聯(lián)系，對(duì)我們學(xué)習(xí)和掌握通信原理的相關(guān)知識(shí)有很大幫助。但是，用該種方法有一些缺點(diǎn)：第一，它在調(diào)制過(guò)程中使用了兩次 ASK 調(diào)制器，浪費(fèi)了一些器件，使得調(diào)制器的設(shè)計(jì)費(fèi)用很高，這是一個(gè)很不經(jīng)濟(jì)的方案；第二，這種方案也不能很好的解決信號(hào)調(diào)制過(guò)程中出現(xiàn)的傳輸延遲問(wèn) 題，當(dāng)隨機(jī)信號(hào)經(jīng)過(guò)非門(mén)后，由于器件不是很理想，會(huì)出現(xiàn)傳輸延遲，使得兩路信號(hào)相加后與理論上的波形不一致，產(chǎn)生波形失真。 用可編程邏輯器件設(shè)計(jì) 2FSK 調(diào)制器 在可編程邏輯器件的系列產(chǎn)品種類(lèi)繁多的電子時(shí)代，我們就不用完全依靠硬件來(lái)實(shí)現(xiàn) 2FSK 的調(diào)制器了。我選擇了用 CPLD 來(lái)做 2FSK 調(diào)制器。 可編程邏輯器件可以由用戶(hù)通過(guò)編程來(lái)決定芯片的最終功能，它與其它一些器件相比有一些很大的優(yōu)勢(shì)： （ 1）使研制時(shí)間縮短 可編程邏輯器件可以和其它規(guī)格型號(hào)的通用器件一樣在市場(chǎng)上買(mǎi)到，但它的功能的實(shí)現(xiàn)完全獨(dú)立于工廠，有用 戶(hù)在實(shí)驗(yàn)室就可以完成，而且采用了先進(jìn)的 EDA 技術(shù)，可編程邏輯器件的設(shè)計(jì)與編程均十分有效，整個(gè)設(shè)計(jì)通常只需要幾天就可以完成了； 相加 取反 隨機(jī)信號(hào) 2ASK 調(diào)制器 w1 2ASK 調(diào)制器 w2 2FSK 信號(hào) 圖 用 2ASK 來(lái)實(shí)現(xiàn) 2FSK 調(diào)制 （ 2）降低了設(shè)計(jì)成本 和以前的掩膜器件相比，可編程邏輯器件可以大量生產(chǎn)，不需要生產(chǎn)過(guò)程中進(jìn)行程序固化，不會(huì)產(chǎn)生產(chǎn)品滯銷(xiāo)，因此生產(chǎn)價(jià)格比較便宜； （ 3）設(shè)計(jì)的靈活性高 編程邏輯器件是一種由用戶(hù)通過(guò)編程來(lái)實(shí)現(xiàn)芯片功能的器件，有較好的靈活性。它可以在完成設(shè)計(jì)后立即編程進(jìn)行驗(yàn)證，有利于較早發(fā)現(xiàn)設(shè)計(jì)中的問(wèn)題；它可以反復(fù)多次編程，為設(shè)計(jì)和產(chǎn)品升級(jí)帶來(lái)方便；在系統(tǒng)設(shè)計(jì)中引入了“軟硬件”的全新概念， 使得電子系統(tǒng)有更好的靈活性和自適應(yīng)性。 我用 CPLD器件的相關(guān)原理設(shè)計(jì)了一個(gè) 2FSK的調(diào)制系統(tǒng)的模塊圖見(jiàn)圖 。其中的兩個(gè)頻率產(chǎn)生器和隨機(jī)數(shù)字信號(hào)產(chǎn)生器都是用同一塊 CPLD 芯片來(lái)實(shí)現(xiàn)。換句話(huà)說(shuō)就是只用一片芯片就可以完成設(shè)計(jì)了。在一片芯片里面完成整個(gè) 2FSK的調(diào)制過(guò)程，即從隨機(jī)信號(hào)、載波信號(hào)等的發(fā)生到信號(hào)的調(diào)制過(guò)程都是用的一塊芯片來(lái)完成的，所有的模塊的時(shí)鐘信號(hào)都用的 CPLD 器件里面的同一個(gè)時(shí)鐘信號(hào)發(fā)生器來(lái)完成的，這樣幾可以比較容易地實(shí)現(xiàn)各個(gè)信號(hào)的同步，較好地避免信號(hào)因在不同的時(shí)鐘信號(hào)的作用下而產(chǎn)生的信號(hào)延遲 問(wèn)題。 幾種方案的性能比較 由上所述，我們可以很清楚的看到，用小邏輯器件做 2FSK 調(diào)制系統(tǒng)會(huì)因?yàn)槭褂玫钠骷喽霈F(xiàn)較大的延時(shí)，是調(diào)制信號(hào)失真。而用兩個(gè) 2ASK 調(diào)制器來(lái)實(shí)現(xiàn) 2FSK 調(diào)制雖然可以相應(yīng)的減少延時(shí)，但是價(jià)格有太貴。采用可編程邏輯器件設(shè)計(jì) 2SK 調(diào)制比其它兩種方案就有很大的優(yōu)勢(shì)。由 CPLD 設(shè)計(jì)的系統(tǒng)，所采用的器件少，價(jià)格便宜，靈活性好，它可以有用戶(hù)自己編程，在設(shè)計(jì)的過(guò)程中有很大的活動(dòng)空間。而且它的響應(yīng)速度很快，基本上可以滿(mǎn)足通信系統(tǒng)的實(shí)時(shí)性要求，是一個(gè)可取的設(shè)計(jì)方案。 隨著科技的不斷進(jìn)步，可編程邏輯器件的生產(chǎn)技術(shù)的不斷發(fā)展，可編程邏輯器件的應(yīng)用的不斷推廣，目前可編程邏輯器件的生產(chǎn)廠家很多，可以說(shuō)各種品牌和型號(hào)的可編程邏輯器件是琳瑯滿(mǎn)目。由于不同的可編程邏輯器件生產(chǎn)廠家的生產(chǎn) CPLD 器件的結(jié)構(gòu)大有不同，不同器件對(duì)應(yīng)的程序編寫(xiě)方法就不一樣，而且 VHDL 語(yǔ)言本身就具有強(qiáng)大的行為描述能力，用語(yǔ)言來(lái)描述硬件的行為，硬件不同時(shí)描述的方式就不一樣，每一款芯片都有其獨(dú)特的設(shè)計(jì)，我們?cè)诰帉?xiě)程序的時(shí)候要嚴(yán)格根據(jù)硬件的物理構(gòu)成來(lái)編寫(xiě)對(duì)應(yīng)的程序，使其完成我 們所預(yù)想的功能。 可編程邏輯器件的產(chǎn)品的選擇 FPGA 與 CPLD 是在 PAL、 GAL 等器件的基礎(chǔ)之上發(fā)展起來(lái)的大規(guī)模集成可編程邏輯器件，與 PAL、 GAL等器件相比， CPLD／ FPGA 的規(guī)模比較大，一個(gè) CPLD／ FPGA 芯片可以替代幾十甚至數(shù)百片通用 IC 芯片。這樣的 CPLD／FPGA 實(shí)際上就是一個(gè)子系統(tǒng)部件。經(jīng)過(guò)十多年的發(fā)展，國(guó)外許多公司相繼研制出各種類(lèi)型的 CPLD／ FPGA。美國(guó) Altera 公司的 CPLD 器件系列和 Xilinx 公司的 FPGA 器件系列開(kāi)發(fā)較早，占據(jù)了國(guó)內(nèi)外較大的 PLD 市場(chǎng)，是目前 CPLD／FPGA 市場(chǎng)應(yīng)用的主流。 雖然 FPGA 與 CPLD 在結(jié)構(gòu)上有很多相似之處，但還是有一些差別。 FPGA具有硬件結(jié)構(gòu)可以重構(gòu)的特點(diǎn)，適合于算法結(jié)構(gòu)固定、運(yùn)算量大的前端數(shù)字信號(hào)處理。新近推出的 FPGA 產(chǎn)品都采用多層布線(xiàn)結(jié)構(gòu)，更低的核心電壓，更豐富的I/O 管腳，容量可以達(dá)到 100K 個(gè)邏輯單元，內(nèi)嵌入式的 RAM 資源等等，這都使得 FPGA 在數(shù)字信號(hào)處理領(lǐng)域顯示出自己特有的優(yōu)勢(shì)。而 CPLD 是標(biāo)準(zhǔn)的大規(guī)模集成電路，可用于各種數(shù)字邏輯系統(tǒng)的設(shè)計(jì)。近年來(lái)采用先進(jìn)的集成工藝和大批量生產(chǎn)， CPLD 器件的成本不斷下降，集成密度、速 度和性能大幅度提高。一個(gè)芯片就可以實(shí)現(xiàn)一個(gè)復(fù)雜的數(shù)字電路系統(tǒng)；由于該產(chǎn)品即適用于短研制周期、小批量產(chǎn)品的開(kāi)發(fā)，也可用于大批量產(chǎn)品的樣品復(fù)制，且開(kāi)發(fā)費(fèi)用低、時(shí)間短，給設(shè)計(jì)、修改帶來(lái)極大的方便 [2124]。 CPLD 是復(fù)雜的 PLD，與 SPLD 相比， CPLD通常具有更多的輸入信號(hào)、乘積項(xiàng)和宏單元，內(nèi)含多個(gè)邏輯塊 [25]。 延時(shí)是所有的器件不可避免的問(wèn)題。 CPLD 器件的延時(shí)特性主要有：信號(hào)傳導(dǎo)延時(shí) Ht 、信號(hào)建立時(shí)間 St 、時(shí)鐘－輸出延 時(shí) COt 、以及寄存器－寄存器延時(shí) PDt ，如圖 所示 [2 27]。 與利用 FPGA 進(jìn)行電路設(shè)計(jì)實(shí)現(xiàn)相比較，采用 CPLD 器件進(jìn)行設(shè)計(jì)實(shí)現(xiàn)后的延時(shí)特性通常是能夠預(yù)測(cè)的 ,即是說(shuō)，在開(kāi)始設(shè)計(jì)之前，用戶(hù)就可以很精確地估價(jià)設(shè)計(jì)的延時(shí)性能。這就是 CPLD 器件比 FPGA 器件的優(yōu)越之處。而且與 FPGA 器件相比， CPLD 器件比較經(jīng)濟(jì)，適用范圍廣，而且在開(kāi)始設(shè)計(jì)之前，它的延時(shí)可以精確地估計(jì)，所以我選用 CPLD 器件來(lái) 做這個(gè)設(shè)計(jì)。 可編程邏輯器件的產(chǎn)品的介紹 在上面對(duì)的芯片講述中，我們對(duì) CPLD 器件的總體發(fā)展情況有了一個(gè)較詳細(xì)的了解 ,對(duì)它的相關(guān)功能也有了一個(gè)大概的認(rèn)識(shí)。設(shè)計(jì)所選用的可編程邏輯器件是 Xilinx 公司生產(chǎn)的 XC9500 系列芯片。下面對(duì) Xilinx 公司的 XC9500 系列的CPLD 芯片進(jìn)行簡(jiǎn)要介紹。 Xilinx 公司的 XC9500 系列的 CPLD 芯片 是一款高性能、有特點(diǎn)的可編程邏輯器件。 這系列器件的一個(gè)重要特點(diǎn)是：一塊給定的芯片可以有幾個(gè)不同的封裝。這點(diǎn)很重要，不僅可以適應(yīng)不同的制造方式，而且能夠提供一些 選擇并節(jié)約外部I/O 引腳數(shù)目。在大多數(shù)的應(yīng)用中，沒(méi)有必要使?fàn)顟B(tài)機(jī)或子系統(tǒng)中所有的內(nèi)部信號(hào)對(duì)系統(tǒng)的其它部分可見(jiàn)并為其所用。所以，盡管 XC95108 具有 108個(gè)內(nèi)部宏單元，但是在該器件的 84 引腳 PLCC 版本中，至多只有 64 個(gè)宏單元輸出可以外部方式，連接起來(lái)。事實(shí)上， 69 個(gè) I/O 腳的大多數(shù)常常用于輸入，在這種情況下外部可見(jiàn)的輸出更少。剩下的宏單元輸出在內(nèi)部仍然十分有用，因?yàn)榭梢酝ㄟ^(guò)CPLD 的可編程內(nèi)部連線(xiàn)能力將它們?cè)趦?nèi)部連接起來(lái)，對(duì)于其輸出僅在內(nèi)部有效的那些宏單元，有時(shí)候被稱(chēng)為掩式宏單元（ buried macrocell）。典型 XC9500系列 CPLD 內(nèi)部結(jié)果的方框圖如圖 所示，根據(jù)器件的編程，每一個(gè)外部 I/O引腳可以用作輸入、輸出或雙向引腳。圖中底部的引腳還可用于特殊用途。其中有 3 個(gè)引腳中的任一個(gè)都可用作“全局時(shí)鐘”（ GCK），并且稍后會(huì)知道每一個(gè)宏單元都能夠被編程，以便使用所選的時(shí)鐘輸入。一個(gè)引腳可用作“全局設(shè)置 /圖 延時(shí)參數(shù)的關(guān)系 重置”（ GSR），且每個(gè)宏單元都能被編程以便將該信號(hào)用作異步預(yù)置或清除。