【文章內(nèi)容簡(jiǎn)介】 計(jì)進(jìn)行再利用的功能，運(yùn)用 VHDL 設(shè)計(jì)系統(tǒng)硬件具有相對(duì)獨(dú)立性，設(shè)計(jì)時(shí)沒(méi)有嵌入與工藝有關(guān)的信息，對(duì)硬件的描述與具體的工藝技術(shù)和硬件結(jié)構(gòu)無(wú)關(guān)；當(dāng)門級(jí)或門級(jí)以上的描述通過(guò)仿真檢驗(yàn)以后，再用相應(yīng)的工具將設(shè)計(jì)映射成不同的工藝，這使硬件實(shí)現(xiàn)的目標(biāo)器件有很寬的選擇范圍，并且修改電路與修改工藝相互之間不會(huì)產(chǎn)生不良影響。VHDL 標(biāo)準(zhǔn)、規(guī)范，語(yǔ)法較為嚴(yán)格，采用 VHDL 的設(shè)計(jì)便于復(fù)用和交流，VHDL 所具有的類屬描述語(yǔ)句和子程序調(diào)用等功能，使設(shè)計(jì)者對(duì)完成的設(shè)計(jì)，不必改變?cè)闯绦颍恍韪淖冾悓賲?shù)或函數(shù)，就可以改變?cè)O(shè)計(jì)的規(guī)模與結(jié)構(gòu) [9]。我們知道 VHDL 作為IEEE 的工業(yè)標(biāo)準(zhǔn)硬件描述語(yǔ)言之一，得到了眾多 EDA 公司的支持，在電子工程領(lǐng)域，已成為事實(shí)上的通用硬件描述語(yǔ)言，它相對(duì)于 ABELHDL 語(yǔ)言的功能更加強(qiáng)大。ABELHDL 從結(jié)構(gòu)上來(lái)說(shuō)沒(méi)有 VHDL 清晰，可讀性也要稍微差一些。綜合以上的分析說(shuō)明，從可讀性以及我們對(duì)語(yǔ)言的理解程度，選擇VHDL 語(yǔ)言編程利于各種水平學(xué)者進(jìn)行設(shè)計(jì)，其實(shí)就兩種語(yǔ)言本身而言區(qū)別并不是很大，有很多的描述語(yǔ)句都是一樣的，目前很多的工程技術(shù)人員在設(shè)計(jì)時(shí)兩種語(yǔ)言都有使用，我們?cè)诜抡鏁r(shí)可以用兩種語(yǔ)言分別嘗試一下，這樣就能更好的理解他們之間的細(xì)微差別。 VHDL 語(yǔ)言的特點(diǎn)當(dāng)電路系統(tǒng)采用 VHDL 語(yǔ)言設(shè)計(jì)硬件時(shí)，具有如下的特點(diǎn) [10]： 沈陽(yáng)大學(xué)畢業(yè)設(shè)計(jì)（論文） No. 9（1）采用自上而下的設(shè)計(jì)方法即從系統(tǒng)總體要求出發(fā)，自上而下的逐步將設(shè)計(jì)的內(nèi)容細(xì)化，最后完成系統(tǒng)硬件的整體設(shè)計(jì)。在設(shè)計(jì)的過(guò)程中，對(duì)系統(tǒng)自上而下分成“行為描述” ，“RTL 方式描述” ，“邏輯綜合 ”三個(gè)層次進(jìn)行設(shè)計(jì)。（2）系統(tǒng)可大量采用 PLD 芯片由于目前眾多制造 PLD 芯片的廠家，其工具軟件均支持 VHDL 的編程，所以利用 VHDL 設(shè)計(jì)數(shù)字系統(tǒng)時(shí)，可以根據(jù)硬件電路的設(shè)計(jì)需要，自行利用PLD 設(shè)計(jì)采用的 ASIC 芯片，而無(wú)需受通用元器件的限制。（3）采用系統(tǒng)早期仿真從自上而下的設(shè)計(jì)過(guò)程中可以看到，在系統(tǒng)設(shè)計(jì)過(guò)程中要進(jìn)行三級(jí)仿真，即行為層次仿真、RTL 層次仿真和門級(jí)層次仿真。這三級(jí)仿真貫穿著系統(tǒng)設(shè)計(jì)的全過(guò)程，從而可以在系統(tǒng)設(shè)計(jì)的早期發(fā)現(xiàn)設(shè)計(jì)中存在的問(wèn)題。（4）降低了硬件電路設(shè)計(jì)難度在傳統(tǒng)的設(shè)計(jì)方法中，往往要求設(shè)計(jì)者在設(shè)計(jì)電路之前寫出該電路的邏輯表達(dá)式或真值表，這一工作是相當(dāng)困難和繁雜的。而 VHDL 設(shè)計(jì)硬件電路時(shí)，設(shè)計(jì)者不必編寫邏輯，從而大大降低了設(shè)計(jì)的難度。（5）主要設(shè)計(jì)文件是用 VHDL 編寫的源程序使用 VHDL 源程序有許多好處：其一是資料量小，便于保存；其二是可繼承性好，當(dāng)設(shè)計(jì)其它硬件電路時(shí)，可使用文件中的某些庫(kù)、進(jìn)程和過(guò)程等某些局部硬件電路的程序；其三是閱讀方便，閱讀程序比閱讀電路原理圖更容易些，閱讀者很容易在程序中看出某一電路的工作原理和邏輯關(guān)系。 沈陽(yáng)大學(xué)畢業(yè)設(shè)計(jì)（論文） No. 10一個(gè) VHDL 程序有三部分構(gòu)成：第一部分，列出設(shè)計(jì)此程序要用的的庫(kù)文件和程序包。第二部分，設(shè)計(jì)實(shí)體（entity），對(duì)系統(tǒng)的名稱和輸入輸出端口進(jìn)行聲明。第三部分，構(gòu)造體(architecture)，同一實(shí)體的行為允許用多種不同描述方式的構(gòu)造體來(lái)實(shí)現(xiàn)，這里是 VHDL 建模中最重要的部分，這里的設(shè)計(jì)思路決定了最終的效果。 VHDL 語(yǔ)言的建模VHDL 語(yǔ)言可以對(duì)很多種數(shù)字系統(tǒng)進(jìn)行建模，涵蓋從組成元件的低級(jí)們電路到頂層功能單元的寬廣領(lǐng)域。對(duì)較大的數(shù)字系統(tǒng)作為一個(gè)整體進(jìn)行研究是極其復(fù)雜的，因此需要借助一些有效的方法來(lái)對(duì)這種復(fù)雜數(shù)字系統(tǒng)進(jìn)行簡(jiǎn)單化，這種有效的方法就是系統(tǒng)化的設(shè)計(jì)方法。系統(tǒng)化的設(shè)計(jì)方發(fā)總是從一個(gè)設(shè)計(jì)要求開(kāi)始。首先，通過(guò)設(shè)計(jì)一個(gè)抽象結(jié)構(gòu)來(lái)滿足設(shè)計(jì)要求；然后，把該結(jié)構(gòu)分解為一系列元件并通過(guò)互練來(lái)完成相同的功能；接著，每一個(gè)元件再被分解直至找到已有的能完成于最底層元件同樣功能的圖元為止；最終，所獲得的結(jié)果恰好是一個(gè)以圖元建造的分層復(fù)合系統(tǒng)。著中國(guó)方法的優(yōu)點(diǎn)是每一個(gè)元件或稱子系統(tǒng)都能夠被獨(dú)立地設(shè)計(jì)。并且在使用子系統(tǒng)時(shí)，可以把它只作為一個(gè)抽象結(jié)構(gòu)看待而不必考慮它的細(xì)節(jié)。因此，在設(shè)計(jì)進(jìn)程的任一階段，僅需關(guān)注與當(dāng)前設(shè)計(jì)有關(guān)的少量信息，這就避免了處理大量細(xì)節(jié)信息的麻煩。在 VHDL 建模中，我們用模型(model)這個(gè)術(shù)語(yǔ)來(lái)表示我們對(duì)一個(gè)系統(tǒng)的理解，這意味著同一系統(tǒng)有幾種形式的模型，并且每一模型都表示了不同方面的系統(tǒng)特點(diǎn)，例如，模型 1 用于表示系統(tǒng)的行為；模型 2 用于表示由子系統(tǒng)互連組成該系統(tǒng)的方式，即互連結(jié)構(gòu)。 沈陽(yáng)大學(xué)畢業(yè)設(shè)計(jì)（論文） No. 11再規(guī)范一下這個(gè)模型的概念：（1） 當(dāng)要求設(shè)計(jì)一個(gè)數(shù)字系統(tǒng)時(shí)，設(shè)計(jì)要求必須是具體的；（2） 要求能把系統(tǒng)行為的說(shuō)明傳遞給用戶；（3） 要求允許通過(guò)模擬進(jìn)行設(shè)計(jì)測(cè)試和驗(yàn)證；（4） 要求允許對(duì)一個(gè)設(shè)計(jì)的正確性進(jìn)行形式驗(yàn)證；（5） 要求允許自動(dòng)綜合電路。綜上所述，我們有一個(gè)共同的目的就是想要在設(shè)計(jì)進(jìn)程中用最少的花費(fèi)和左手的時(shí)間獲得最大的可靠性。因?yàn)橥粋€(gè)系統(tǒng)可以設(shè)計(jì)成不同的模型，這里就需要對(duì)模型進(jìn)行分類。通常，將這些模型分為三個(gè)領(lǐng)域，即行為領(lǐng)域、結(jié)構(gòu)領(lǐng)域和幾何領(lǐng)域。所以在 VHDL 程序中的結(jié)構(gòu)體就有三中描述方式：行為描述、數(shù)據(jù)流描述和結(jié)構(gòu)化描述。需要指出，在實(shí)際工程中，無(wú)論哪個(gè)領(lǐng)域，各級(jí)之間的邊界都是難以界定的，因?yàn)樗鼈兘?jīng)常是重疊的。實(shí)際上，行為領(lǐng)域之間也存在著模型混合使用的情況。不過(guò)任何設(shè)計(jì)最終實(shí)現(xiàn)都是一個(gè)物理實(shí)現(xiàn)。一個(gè) VHDL 程序有三部分構(gòu)成：第一部分，列出設(shè)計(jì)此程序要用的的庫(kù)文件和程序包。第二部分，設(shè)計(jì)實(shí)體（entity），對(duì)系統(tǒng)的名稱和輸入輸出端口進(jìn)行聲明。第三部分，構(gòu)造體(architecture)，同一實(shí)體的行為允許用多種不同描述方式的構(gòu)造體來(lái)實(shí)現(xiàn)，這里是 VHDL 建模中最重要的部分，這里的設(shè)計(jì)思路決定了最終的效果。 沈陽(yáng)大學(xué)畢業(yè)設(shè)計(jì)（論文） No. 12 VHDL 的設(shè)計(jì)流程通常，一個(gè) VHDL 設(shè)計(jì)總是從對(duì)一個(gè)數(shù)字系統(tǒng)提出設(shè)計(jì)要求或指標(biāo)開(kāi)始。根據(jù)自頂向下的設(shè)計(jì)原則，首先需要對(duì)系統(tǒng)進(jìn)行行為描述，即建立頂層的行為模型，并模擬驗(yàn)證描述的系統(tǒng)性能是否滿足要求。然后，把滿足要求的頂層行為模型劃分為若干子結(jié)構(gòu)，即子系統(tǒng)，并重復(fù)上述建模和模擬驗(yàn)證的過(guò)程直至設(shè)計(jì)的最底層。接著，把所有子結(jié)構(gòu)的行為描述轉(zhuǎn)為寄存器傳輸級(jí)RTL（ register transfer level）描述，并模擬驗(yàn)證。最后，對(duì)通過(guò) RTL 模擬的設(shè)計(jì)進(jìn)行邏輯綜合來(lái)產(chǎn)生門級(jí)網(wǎng)表文件。注意，VHDL 是全部可模擬的，但不是全部可綜合的。一般情況下，邏輯綜合算法都能夠優(yōu)化 RTL 電路描述并形成一項(xiàng)具體的工藝。但分割和適配算法至今仍不夠強(qiáng)壯一適應(yīng)各種情況對(duì)高度抽象描述下的電路優(yōu)化。因此，綜合一個(gè) VHDL 描述其結(jié)果醬依賴于描述風(fēng)格。由門級(jí)網(wǎng)表文件實(shí)現(xiàn)硬件有兩種方案：其一是由自動(dòng)布線程序?qū)⒕W(wǎng)表轉(zhuǎn)換成相應(yīng)的 ASIC（application specific integrated circuit）芯片的制造工藝，做出 ASIC 芯片；其二是將網(wǎng)表轉(zhuǎn)換成 FPGA（field programmable gate array）的編程碼點(diǎn)數(shù)據(jù)，在下載至 FPGA 芯片來(lái)完成硬件設(shè)計(jì)。最后，還需要對(duì)設(shè)計(jì)出的 ASIC 芯片或 FPGA 芯片的實(shí)際功能進(jìn)行系統(tǒng)驗(yàn)證。根據(jù)以上說(shuō)明，一個(gè)自頂而下的 VHDL 設(shè)計(jì)流程如圖 2 所示。 沈陽(yáng)大學(xué)畢業(yè)設(shè)計(jì)（論文） No. 13圖 2 VHDL 設(shè)計(jì)流程圖 支持 VHDL 研發(fā)的軟件工具提供 VHDL 研發(fā)工具的公司有許多，在它們中間即有大型的 EDA 軟件公司，例如：Cadence 、Mentor Graphics 和 Synopsys,也有一些專業(yè)的課編程器件生產(chǎn)商，例如 Altera 和 Xilinx 等。這些 VHDL 工具從功能上可劃分為兩類，其中一類是綜合工具，而另一類是模擬驗(yàn)證工具。當(dāng)然，二者經(jīng)常是集成在同一 EDA 工具之內(nèi)的。下表列舉了部分 VHDL 研發(fā)工具。表 1 VHDL 工具清單公司名稱 模擬驗(yàn)證工具 綜合工具Cadence NC VHDL EncounterMentor Graphics Modelsim Leonardo SpectrumSynopsys VCS DC FPGAAltera MAX+PLUSⅡ 或 Quartus ⅡXilinx Foundation Express Elite雖然 Altera 和 Xilinx 公司提供的工具都是面向它們自己的器件庫(kù)，但也支持標(biāo)準(zhǔn) VHDL 源代碼設(shè)計(jì)及網(wǎng)表文件的輸入和輸出。 MAX+PLUSII 簡(jiǎn)介Max+plusⅡ 是 Altera 公司提供的 FPGA/CPLD 開(kāi)發(fā)集成環(huán)境，Altera 是世界上最大可編程邏輯器件的供應(yīng)商之一。Max+plusⅡ界面友好，使用便捷，被譽(yù)為業(yè)界最易用易學(xué)的 EDA 軟件。在 Max+plusⅡ上可以完成設(shè)計(jì)輸入、元件適配、時(shí)序仿真和功能仿真、編程下載整個(gè)流程，它提供了一種與結(jié)構(gòu)無(wú)關(guān)的設(shè)計(jì)環(huán)境，是設(shè)計(jì)者能方便地進(jìn)行設(shè)計(jì)輸入、快速處理和器件編程。本次設(shè)計(jì)選用的開(kāi)發(fā)環(huán)境 MAX+PLUSII，其全稱為 Multiple Array and Programmable Logic User Systems[11]。 沈陽(yáng)大學(xué)畢業(yè)設(shè)計(jì)（論文） No. 14+PLUSII 的特點(diǎn)（1）開(kāi)放的界面。MAX+plus Ⅱ軟件可以其它工業(yè)標(biāo)準(zhǔn)的設(shè)計(jì)輸入、綜合與校驗(yàn)工具相連接。目前 MAX+plusⅡ支持與 Candence、Exem—plarlogie、Synopsys、Synplicity、Viewlogic 等其它公司所提供的 EDA 工具接口。（2）與結(jié)構(gòu)無(wú)關(guān)。MAX+plus Ⅱ系統(tǒng)的核心 Compiler 支持 Altera 公司的FLEX10K、FLEX8000、FLEX6000、MAX9000、MAXS000 和 Classic 可編程器件，提供了真正與結(jié)構(gòu)無(wú)關(guān)的可編程設(shè)計(jì)環(huán)境。MAX+ plusⅡ的Compiler 還提供了強(qiáng)大的邏輯綜合與優(yōu)化功能，使用戶比較容易地將起設(shè)計(jì)集成到器件中。（3）多平臺(tái)。MAX+ plusⅡ軟件可基于 48奔騰 PC 的 Windows NT3． 51 或 4．0Windows9x 下運(yùn)行，也可在 Sun SPAC station，HP 9000 Se—ries700／800 和 IBM RISC Systenr／6000 工作站上運(yùn)行。（4）完全集成化。MAX+ plusⅡ軟件的設(shè)計(jì)輸入、處理與校驗(yàn)功能全部集成在統(tǒng)一的開(kāi)發(fā)環(huán)境下，這樣可以加快調(diào)試、縮短設(shè)計(jì)周期。（5）豐富的設(shè)計(jì)庫(kù)。MAX+ plusⅡ提供了豐富的庫(kù)單元，其中包括 74 系列的全部器件和多種特殊的邏輯宏功能(Macro—Function) 以及參數(shù)化的兆功能(Mage— Function)供設(shè)計(jì)者調(diào)用，大大減輕了設(shè)計(jì)者的工作量，縮短了設(shè)計(jì)周期。（6）模塊化工具。設(shè)計(jì)者可以從各種設(shè)計(jì)輸入、處理和校驗(yàn)選項(xiàng)中進(jìn)行選擇從而使設(shè)計(jì)環(huán)境用戶化，必要時(shí)，還可以根據(jù)需要添加新功能。由于MAX+ plusⅡ支持多種器件，設(shè)計(jì)者不必學(xué)習(xí)新的工具就可支持新的結(jié)構(gòu)。 沈陽(yáng)大學(xué)畢業(yè)設(shè)計(jì)（論文） No. 15（7）支持多種硬件描述語(yǔ)言。MAX+ plus Ⅱ軟件支持多種硬件描述語(yǔ)言設(shè)計(jì)輸入選項(xiàng)，包括 VHDL、Verilog HDL 和 AHDL 語(yǔ)言。 Max+plusⅡ設(shè)計(jì)流程使用 Max+plusⅡ軟件設(shè)計(jì)流程由以下幾部分組成。如圖 3 所示。（1）設(shè)計(jì)輸入：可以采用原理圖輸入、HDL 語(yǔ)言描述、EDIF 網(wǎng)表輸入及波形輸入等幾種方式。設(shè)計(jì)輸入修改設(shè)計(jì)在系統(tǒng)測(cè)試編譯仿真與定時(shí)分析編程圖 3 開(kāi)發(fā)流程圖（2）編譯：先根據(jù)設(shè)計(jì)要求設(shè)定編譯參數(shù)和編譯策略，如器件的選擇、邏輯綜合方式的選擇等。然后根據(jù)設(shè)定的參數(shù)和策略對(duì)設(shè)計(jì)項(xiàng)目進(jìn)行網(wǎng)表提取、邏輯綜合和器件適配，并產(chǎn)生報(bào)告文件、延時(shí)信息文件及編程文件，供分析仿真和編程使用。（3）仿真：仿真包括功能仿真、時(shí)序仿真和定時(shí)分析，可以利用軟件的仿真功能來(lái)驗(yàn)證設(shè)計(jì)項(xiàng)目的邏輯功能是否正確。（4）編程與驗(yàn)證：用經(jīng)過(guò)仿真確認(rèn)后的編程文件通過(guò)編程器（Programmer）將設(shè)計(jì)下載到實(shí)際芯片中，最后測(cè)試芯片在系統(tǒng)中的實(shí)際運(yùn)行性能。在設(shè)計(jì)過(guò)程中，如果出現(xiàn)錯(cuò)誤，則需重新回到設(shè)計(jì)輸入階段，改正錯(cuò)誤 沈陽(yáng)大學(xué)畢業(yè)設(shè)計(jì)（論文） No. 16或調(diào)整電路后重復(fù)上述過(guò)程。 沈陽(yáng)大學(xué)畢業(yè)設(shè)計(jì)（論文） No. 172 載波傳輸系統(tǒng)原理 載波傳輸系統(tǒng)的基本構(gòu)成一個(gè)實(shí)際可行的載波通信系統(tǒng)，至少應(yīng)該包含三部分，信源、信道、信宿 [12]。信源：針對(duì)信號(hào)進(jìn)行調(diào)制，增強(qiáng)其遠(yuǎn)距離傳輸和抗干擾能力。信道：即信號(hào)傳輸?shù)男诺?，可以是光纖，電纜等有線媒介，也可以是空氣這類無(wú)線傳輸媒介。信宿：對(duì)接收到的信號(hào)進(jìn)