【文章內(nèi)容簡介】 作的需要，監(jiān)測單元內(nèi)部主 CPL1必 須具有很強(qiáng)的數(shù)據(jù)處理能力?；谝陨戏治?，顯然傳統(tǒng)的普通 MCU(例如 51, 1%系列單片機(jī) ) 的時鐘頻率和資源已經(jīng)不可能完成智能監(jiān)測單元的任務(wù) [14]，因此我們選用高性能的 DSP來購建這一平臺。由于 DSP芯片所具有的高時鐘速率和加載存儲結(jié)構(gòu)，使其成為具有極高功效的引擎，可以滿足集成化智能監(jiān)測單元對實時數(shù)據(jù)包高速、可靠的傳輸、處理的需求。 在智能監(jiān)測單元中 DSP芯片在對采集數(shù)據(jù)進(jìn)行快速信息篩選、監(jiān)測分析、超限報警、數(shù)據(jù)管理等處理操作的同時還要同遠(yuǎn)程監(jiān)管中心進(jìn)行網(wǎng)絡(luò)通訊互聯(lián)以保證對設(shè)備運行狀態(tài)進(jìn)行遠(yuǎn)程實時監(jiān)測診斷 的需要。因為 DSP 芯片擔(dān)負(fù)著繁重的數(shù)據(jù)處理、傳送任務(wù)，如果我們使用 DSP 直接控制數(shù)據(jù)的采集，存儲操作，則由于采樣要有 DSP的參與，從而占用大量 DSP的時間，影響其數(shù)據(jù)處理速度，而且對于多通道、多個 A/ D轉(zhuǎn)換器的控制，因所需處理的信息更多，則更加影響整個遠(yuǎn)程監(jiān)測診斷系統(tǒng)的運行效率和實時性 。同時在對多通道、多 A/ D轉(zhuǎn)換器進(jìn)行采樣、存儲控制過程中需要占用 DSP大量寶貴的 UO 接口和總線資源，使監(jiān)測單元的設(shè)計非常難以實現(xiàn)。在多通道數(shù)據(jù)采集、存儲過程中要進(jìn)行的是對時序要求很高的大量重復(fù)高速進(jìn)行的邏輯控制、判斷和數(shù)據(jù) 讀寫操作。 FPGA 在這一應(yīng)用領(lǐng)域有無法比擬的優(yōu)勢。 FPGA 時鐘頻率高，內(nèi)部時延小 (ns 級 )。擁有非常充足的用戶可自定義 UO 資源 。全部控制邏輯由硬件完成，速度快，效率高 。組成形式靈活，可以集成外圍控制、譯碼和接口電路 。通過使用各種 EDA(電子設(shè)計自動化 )工具，設(shè)計人員可以方便地將復(fù)雜的電路在FPGA 中實現(xiàn)。 FPGA的在系統(tǒng)可編程性能極大程度地減小了硬件電路的設(shè)計調(diào)試的開銷 [15] 。 6 基于以上考慮，我們對智能監(jiān)測單元的設(shè)計提出了 DSP+FPGA結(jié)構(gòu)方案。如圖 所示，該方案中 FPGA 通過與 DSP 的接口電路 實現(xiàn)對 DSP 指令的譯碼從而負(fù)責(zé)對 36 通道同步數(shù)據(jù)采集和存取操作的邏輯控制。 DSP 芯片對采集數(shù)據(jù)進(jìn)行快速信息篩選、監(jiān)測分析、超限報警、數(shù)據(jù)管理等處理操作并且同遠(yuǎn)程監(jiān)管中心進(jìn)行網(wǎng)絡(luò)互聯(lián)。智能監(jiān)測單元中低層的數(shù)據(jù)采集、存儲操作的數(shù)據(jù)量大，速度快，時序邏輯要求比較高，操作重復(fù)性大但控制結(jié)構(gòu)相對比較簡單，適于用 FPGA 進(jìn)行硬件實現(xiàn)，這樣能同時兼顧速度及靈活性 [3~5]。數(shù)據(jù)高層處理算法的特點是算法結(jié)構(gòu)復(fù)雜，運算能力要求高，適于用運算速度快、尋址方式靈活、通信機(jī)制強(qiáng)大的 DSP芯片來實現(xiàn)。 DSP+FPGA結(jié)構(gòu)最大的特點 是結(jié)構(gòu)靈活，有較強(qiáng)的通用性，適于將系統(tǒng)任務(wù)劃成分子任務(wù)逐項開發(fā)，實現(xiàn)模塊化設(shè)計，從而能夠提高算法效率和系統(tǒng)實時性 。同時 DSP和 FPGA的代碼開發(fā)可以通過各自的開發(fā)工具并行開發(fā)因此可以縮短開發(fā)周期，系統(tǒng)功能的增加甚至可以在不改變硬件電路的基礎(chǔ)上僅僅通過對 DSP和 FPGA代碼的修改和完善就可以實現(xiàn)，系統(tǒng)易于維護(hù)和擴(kuò)展 [16][17]。 FPGA可以完成模塊級的任務(wù)，起到 DSP的協(xié)處理器的作用。它的可編程性使它既具有專用集成電路的速度，又具有很高的靈活性。 DSP具有軟件的靈活性 。而 FPGA具有硬件的高速性，從器件 上考察，能夠滿足處理復(fù)雜算法的要求。這樣 DSP+FPGA 的結(jié)構(gòu)為設(shè)計中如何處理軟硬件的關(guān)系提供了一個較好的解決方案。同時，該系統(tǒng)具有靈活的處理結(jié)構(gòu)，對不同結(jié)構(gòu)的算法都有較強(qiáng)的適應(yīng)能力，尤其適合實時信號處理任務(wù) [18]。 圖 監(jiān)測單元的 DSP +FPGA 結(jié)構(gòu)框圖 Chart monitors units DSP and FPGA structure diagram 信號調(diào)理電路 輸入智能監(jiān)測單元的信號是通過傳感器組采集而來的機(jī)械設(shè)備的振動 / 位移、轉(zhuǎn)速、標(biāo)準(zhǔn)信號。通過對輸入信號采用 模擬 /數(shù)字綜合處理技術(shù)和抗混疊濾波技術(shù)來對振動 /位移信號進(jìn)行無損調(diào)理和低通濾波，輸出可供 A/D 轉(zhuǎn)換的規(guī)范信號。圖 ，包括由集成運算放大器 7 TL084和電阻 R1~R9 構(gòu)成的信號變換電路，以及由低通濾波芯片 MAX280以及電阻 R電容 C13組成 的濾波電路。針對某具體機(jī)械設(shè)備，從傳感器組輸出信號的電壓信號是 10V左右的直流電壓信號疊加上 1~+1V交流信號。由于設(shè)備監(jiān)測診斷需要，信號變換電路將交流電壓信號放大 4 倍，直流信號放大1/20倍后疊加上 1V電壓從而使經(jīng)過放大疊加后的信 號滿足 A/D轉(zhuǎn)換芯片的輸入范圍。 圖 單通道輸入信號調(diào)理電路圖 The chart single channels input signal recuperates the circuitdiagram 圖 EDA工具 Prote199SE對信號變換電路進(jìn)行暫態(tài)分析仿真 時的輸入輸出波形圖。 8 圖 信號變換電路仿真輸入輸出波形圖 Chart signals transfer work simulation input outputoscillogram 仿 真輸入信號 IN是 10V直流信號疊加上頻率為 1 KHz的土 1V正弦信號，從輸出 OUT波形圖中可以看出信號變換電路設(shè)計正確，輸出信號符合電路設(shè)計的變換要求。在 Protel99SE中對信號變換電路輸入 1V交流正弦信號仿真時，輸出交流信號的幅值與輸入信號頻率的對應(yīng)關(guān)系如圖 。振動信號等機(jī)械設(shè)備的運行狀態(tài)參數(shù)的變化頻率一般在 20KHz以內(nèi)，從圖中可以看出，信號變換電路在這一頻率范圍內(nèi)，交流信號的放大性能比較穩(wěn)定。 圖 信號變換電路輸出幅值與輸入頻率關(guān)系圖 (1V 正弦輸入時 ) Chart signals transfer work output peaktopeak value and inputfrequency relations chart (when 1V sine input) 因為在實際的工程環(huán)境中，通過傳感器拾取出的模擬信號中通?；煊懈哳l噪聲，采集后則混入到低頻信號中，導(dǎo)致信號 —噪聲比的嚴(yán)重降低，并引起頻譜混疊，必須在信號調(diào)理和數(shù)據(jù)采集中予以消除。 通常有兩種消除混疊的辦法 :一種是提高采樣頻率 fs，從而也提高了折疊頻率，使得高頻率分量得以通過。但是在實時數(shù)字信號處理中， 這種過采樣也需慎重考慮，因為采樣數(shù)據(jù)量的加大將嚴(yán)重影響處理速度和增加內(nèi)存開銷，并且在數(shù)字信號分析中也會引起頻率分辨率的降低 :另一種是在采集之前設(shè)置抗混疊濾波器，濾去折疊頻率以上的高頻分量?？够殳B濾波器實際上是一種低通濾波器，其截止頻率不高于折疊頻率。 監(jiān)控檢測的實時信號主頻及所需分析的頻率與設(shè)備的工作頻率有關(guān)。對于機(jī)械設(shè)備來說，其主頻和分析頻率與工 作轉(zhuǎn)速有關(guān)，相應(yīng)地，被采集信號的有用最高頻率也是可變的，因此要防止 混疊，抗混疊濾波器的截止頻率應(yīng)當(dāng)是自跟隨可變的。截止頻率可變的模擬低通濾波器在設(shè)計和實施上難度和 成本相對 9 都比較大，而采用模擬 /數(shù)字混合抗混疊濾波器，無論從性能、靈活性，還是從實施上都有很大的優(yōu)勢。為此設(shè)計了如圖 /數(shù)字混合抗混疊濾波器。 圖 模擬 /數(shù)字混合抗混疊濾波器框圖 The chart simulations/numerals mix anti mix fold the filterdiagram 可變截至頻率 f. 模擬電路抗混疊濾波器主要由模擬濾波器和數(shù)字濾波器(重新采樣器 )兩部分構(gòu)成。其中 A/D轉(zhuǎn)換器可以進(jìn)行過采樣 。模擬濾波器的上限截止頻率 fm由 FPGA根 據(jù) DSP發(fā)送的工作參數(shù)對時鐘進(jìn)行分頻編程控制，根據(jù) A/D 過采樣頻率 fs 的要求選擇適當(dāng)?shù)慕刂诡l率分檔，從而濾去模擬信號中無用的高頻及噪聲分量，而保留足夠的信號頻率帶寬 。重新采樣器通過內(nèi)插、數(shù)字濾波、抽取來改變原信號序列的采樣頻率并消除新的混疊和鏡像。根據(jù)實際的測控要求確定新的采樣頻率 fr，其數(shù)字濾波器的上限截止頻率 fx 可選為重新采樣頻率 fr 的 1/2，以濾去多余的頻率分量，從而實現(xiàn)抗混疊濾波的功能。采樣頻率 fr 主要根據(jù)系統(tǒng)工作頻率和相對應(yīng)的需要分析的倍頻數(shù)等來確定。對于在整個工作過程中采樣頻率變化較大的系統(tǒng)，數(shù) 字信號處理單元能夠靈活、方便、可靠地跟蹤和適應(yīng)采樣頻率的變化，有效地消除頻率混疊現(xiàn)象，從而獲得高質(zhì)量的離散信號。為了實現(xiàn)高性能的抗混疊濾波，模擬低通濾波器我們采用的是 Maxim 公司生產(chǎn)的 MAX280，僅需要外接一個電阻和電容，它可以實現(xiàn) 5階低通濾波、零直流誤差、全極點實現(xiàn)、截止頻率可控的優(yōu)良勝能。 MAX280具有良好的幅頻特性，它的阻帶衰減為 30dB/倍頻，其截止頻率 fc 從直流到20KHz可由輸入時鐘頻率 fclk控制，而該輸入時鐘頻率可以由 FPGA根據(jù) DSP發(fā)送的工作參數(shù)對系統(tǒng)時鐘進(jìn)行分頻得到。 2. 3 同 步采集設(shè)計實現(xiàn) 傳感器輸出的模擬信號經(jīng)過了隔離放大、低通濾波等調(diào)理環(huán)節(jié)之后成為了可供 A/D 轉(zhuǎn)換的規(guī)范信號，因為 A/D 轉(zhuǎn)換芯片 ADS7864 的輸入范圍是0V~+5V，因此輸入信號需要通過如圖 所示的 A/D 輸入擴(kuò)展電路，該電路由集成運算放大器 A2B以及電阻 R5, R6, R7, R8構(gòu)成，使 A/D芯片可以接受雙極性輸入，從而將可轉(zhuǎn)換信號范圍擴(kuò)展為 5V~+5V. 10 圖 A/D 輸入擴(kuò)展電路圖 Chart A/D input expansion circuit diagram 智能監(jiān)測單元使 用美國 TI 公司的 ADS7864 芯片來實現(xiàn) 36 通道數(shù)據(jù)的同步高速采集。 ADS7864芯片中包含分為 3組的 6個采樣一保持器、 2個可以并行工作的 12 位 A/D 轉(zhuǎn)換器、一個 6 級深度的轉(zhuǎn)換結(jié)果緩存 。當(dāng) ADS7864 的 3個保持信號同時有效時就可以同時對 6 路輸入信號進(jìn)行采樣 /保持操作，再按通道號順序依次由內(nèi)部 AM轉(zhuǎn)換器對 6通道采樣數(shù)據(jù)進(jìn)行轉(zhuǎn)換并將轉(zhuǎn)換結(jié)果暫存于片內(nèi)數(shù)據(jù)緩存中，可以通過改變通道地址選擇信號依次讀出，從而實現(xiàn)同一芯片的 6個通道同步采集。 36通道同步采集電路可以采用 6片 ADS7864來實現(xiàn)，電路示意框圖如圖 。 36通道同步采集的控制邏輯過程將在第 3章中作詳細(xì)介紹。圖 ，全部 6片 ADS7864的復(fù)位引腳 /RESET、采樣保持引腳 /HOLD, 同步時鐘引腳 CLOCK、通道選擇地址線 A2AO,數(shù)據(jù)總線DB15DBO分別對應(yīng)連接在一起并且與 FPGA相連 :而每片 ADS7864的片選引腳 /CS、讀取引腳 /RD以及 A/D轉(zhuǎn)換狀態(tài)引腳 /BUSY則各自獨立與 FPGA相連。 11 圖 36 通道同步采集電路示意框圖 The chart 36 channels synchronization gathering electric circuithints the diagram 同步采集的時間間隔就是兩次采樣操作之間的間隔，由于智能監(jiān)測單元的6片 ADS7864是并行運行而且每片 ADS7864內(nèi)部有 2個并行工作的 A/D 轉(zhuǎn)換器，在忽略掉 6 片 ADS7864 芯片工作參數(shù)的細(xì)小差別以及信號傳輸延遲的基礎(chǔ)上，所有 36通道全部完成 AID轉(zhuǎn)換的時間相當(dāng)于單通道 A/D轉(zhuǎn)換時間的 3倍。當(dāng) ADS7864外部輸入時鐘頻率為最大值 8MHz時，單通道完成 A/D轉(zhuǎn)換的最快時間為 21i s，因此 36通道全部完成一次 A/D轉(zhuǎn)換需要占用 3X2Ps =61l s。在 A/D轉(zhuǎn)換完成后需要將 36組采集數(shù)據(jù)從 ADS7864讀取出來并存放到數(shù)據(jù)緩存 FIFO中，則 36通道采集數(shù)據(jù)的保存需要占用 36*250 ns =9000 ns = P s, 36路同步采集子板的同步采集最小間隔為 15 us，對應(yīng)的最高同步采集頻率為 60Khz . 同步采集控制電路 FPGA 是智能采集監(jiān)測單元同步采集電路的核心控制器件。主要任務(wù)是負(fù)責(zé)協(xié)調(diào) DSP芯片， A/D芯片， FIFO芯片之間工作以保證智能監(jiān)測單元正常運行。 FPGA不但根據(jù) DSP發(fā)送的采集參數(shù)對 36通道數(shù)據(jù) 同步采集操作進(jìn)行控制 。而且對 FIFO進(jìn)行采集數(shù)據(jù)讀寫操作控制 。與此同時， FPGA還需要進(jìn)行設(shè)備轉(zhuǎn)速的測量以及低通濾波截至頻率的設(shè)置。同時智能采集單元的整體集成化要求較高。因此根據(jù)系統(tǒng)功能要求、開發(fā)難易程度、今后功能擴(kuò)展、成本、電路尺寸等方面綜合考慮，智能監(jiān)測單元采用的 FPGA 是 FLEX10K20TC144 芯片， FLEX10K 系列芯片是 Altera 公司生產(chǎn)的嵌入式可編程邏輯器件，采用可 12 重構(gòu)的 CMOS SRAM 工藝，將設(shè)計獨特的嵌入式陣列與連續(xù)的快速通道互連相結(jié)合。 FLEXIOK20TC144芯片密度高，擁有 20200個邏輯門， 6個嵌入式陣列塊 EAB, 144個邏輯陣列塊 LAB, 1152個邏輯單元 LE，高達(dá) 12288位的內(nèi)部RAM, 102個用戶自定義工 /0引腳，資源能夠滿足監(jiān)測單元對其 FPGA的要求 。通過使用 ByteBlaster 下載電纜對器件進(jìn)行配置的方法，可以方便地實現(xiàn)實時在線設(shè)計調(diào)試，同時采用 synplify邏輯綜合軟件和 MAX+PLUS II開發(fā)環(huán)境相結(jié)合的設(shè)計開發(fā)方法，有助于我們快速準(zhǔn)確地完成開發(fā)工作 。基于監(jiān)測單元運行的穩(wěn)定性和今后功能擴(kuò)展的要求， FPGA中要有一定的保留資源，同時考慮到成