【文章內(nèi)容簡介】 20 公里是臨界值，在此以后，計費以 元累加，需要對計數(shù)進行討論，因為個位為 8 或 9 都可能導(dǎo)致進位。等候時間累計 1 分鐘，則每分鐘折算 1 公里里程價，所以，等候和行駛都可使計費增加。為此，設(shè)計 2 個時鐘脈沖，公里脈沖和等候脈沖，根據(jù)汽車行駛還是等候選擇計費脈沖。 描述計費模塊的 VHDL 程序見附錄。 模塊 display:display_control 圖 4 顯示模塊 顯示模塊用來將計費模塊輸出譯碼，然后輪流掃描數(shù)碼管。如圖 5，出租車巢湖學(xué)院 2020 屆本科畢業(yè)論文 (設(shè)計 ) 7 計費器共有 8 個數(shù)碼管，帶一個使能端，高電平有效。 abcdefghh g f e d c b a8 7 6 5 4 3 2 1 圖 5 七段數(shù)碼管與向量元素對應(yīng) 表 1 七段數(shù)碼管段位碼 十進制數(shù) 字 段位碼 0 00111111 1 00000110 2 01011011 3 01100111 4 01100110 5 01101101 6 01111101 7 00100111 8 01111111 9 01101111 滅 00000000 描述顯示模塊的 VHDL 程序見附錄。 4 出租車計費器系統(tǒng)仿真及分析 頂層實體的仿真波形 圖 6 系統(tǒng)頂層實體仿真波形圖之一 出租車計費器的設(shè)計及實現(xiàn) 8 圖 7 系統(tǒng)頂層實體仿真波形圖之二 由圖 7 可知 001(表示 c1)對應(yīng) 11101111(表示 9.)， 100(表示 k0)對應(yīng)01100110(表示 4)，其余均對應(yīng) 00111111(表示 0)，即顯示為行駛 4 公里，費用為 元。 計費模塊的仿真波形 圖 8(a) 圖 8(b) 巢湖學(xué)院 2020 屆本科畢業(yè)論文 (設(shè)計 ) 9 圖 8(c) 圖 8 均為計費模塊的仿真波形圖， 由圖 8(a)可看出汽車是單程行駛，圖 8(b)可看出汽車在中途暫停了一段時間，在圖 8(c)中可直觀地看出汽車行駛了 75 公里，等候時間為 4 分鐘，應(yīng)付的費用為 元。 顯示模塊的仿真波形 圖 9 顯示模塊仿真波形圖 將計費模塊輸出譯碼，然后輪流掃描數(shù)碼管，顯 示各個數(shù)據(jù)，等候時間 4 分鐘，里程 75 公里，計費 元。 管腳鎖定 在驗證出租車計費器系統(tǒng)的功能之前，需要清楚實驗箱與各個信號之間的對應(yīng)關(guān)系，參照資料得出本設(shè)計中各引腳的對應(yīng)情況如下： 出租車計費器的設(shè)計及實現(xiàn) 10 圖 10 管腳鎖定 管腳鎖定后將頂層文件下載到 EDA 實驗箱芯片中，驗證計費器的功能。 顯示結(jié)果的幾種情況 圖 11 驗證結(jié)果 1 圖 11 表示汽車行駛 21 公里，應(yīng)付費 元，符合設(shè)計要求。 圖 12 驗證結(jié)果 2 巢湖學(xué)院 2020 屆本科畢業(yè)論文 (設(shè)計 ) 11 圖 12 表示汽車行駛 25 公里，在行駛 20 公里之后的一段時間內(nèi)停留 4 分鐘，應(yīng)付費 元，符合設(shè)計要求。 5 總結(jié) 本設(shè)計采用 VHDL 硬件描述語言 ,通過 QuartusⅡ開發(fā)平臺設(shè)計了出租車計費器系統(tǒng)，經(jīng)過編譯仿真基本無誤，在此次設(shè)計中我主要做了以下工作： 1．對所選題目進行仔細的審閱，理順思路，了解熟悉設(shè)計的基本思路，掌握整個設(shè)計工作的框架； 2．學(xué)習(xí)設(shè)計所需要用到的 QuartusⅡ軟件，做到熟練掌握軟件的各種仿真功能； 3．學(xué)習(xí) VHDL 硬件描述語言，做到能讀懂 VHDL 程序，并能夠編寫本設(shè)計所需要的程序； 4．用軟件對程序進行編譯和仿真，觀察波形，符合設(shè)計的要求后，準備硬件下載工作； 5．在實驗室把程序下載到實驗板上，經(jīng)過數(shù)碼管顯示結(jié)果符合設(shè)計要求，完成整個設(shè)計工作部分的實驗環(huán)節(jié)。 出租車計費器系統(tǒng)的設(shè)計已經(jīng)全部完成，能夠按照預(yù)期的效果顯示等候時間、里程和車費數(shù)目。車行駛或暫停按其各自的計費規(guī)則進行計費，車費總數(shù)為兩項之和，若停止則車費清零，等待下一次計費的開始 [9]。在出租車計費器系統(tǒng)的兩個模塊 —— 計費模塊、顯示模塊中，計費模塊是實現(xiàn)系統(tǒng)功能的核心，里面又分為分頻、計時、公里計數(shù)、計費等部分；顯示模塊將顯示等候時間，里程和費用。各模塊成功編譯運行后，再將它們組合到一起，完成完整的出租 車系統(tǒng)的設(shè)計 [10]。 通過這次的論文設(shè)計，我對 VHDL 編程語言有了更深層次的了解，對 QuartusⅡ軟件的應(yīng)用更加的熟練，加強了我的動手能力，使我在理論學(xué)習(xí)和編程練習(xí)方面都有了較大的收獲。 出租車計費器的設(shè)計及實現(xiàn) 12 參考文獻 [1] 李蓉 .基于 VHDL 語言的出租車自動計費器的設(shè)計 [J].科技風， 2020,24:4246 [2] 侯伯亨，顧新 .VHDL 硬件描述語言與數(shù)字邏輯電路設(shè)計 (修訂版 )[M].西安：西安電子科技大學(xué)出版社， 2020:39 [3] 孟慶海，張洲 .VHDL 基礎(chǔ)及經(jīng)典實例開發(fā) [M].西安：西安交通大學(xué)出版社，2020,4:15 [4] 王行，李衍 .EDA 技術(shù)入門與提高 [M].西安：西安電子科技大學(xué)出版社，2020:1732 [5] 周彩寶等 .VHDL 語言及其應(yīng)用 [J].計算機工程， 1998,10:1720 [6] 孫冰等 .VHDL 在計算機組成原理實驗中的應(yīng)用研究 [J].價值工程 ,2020,30(27):5659 [7] 黃正瑾等編著 .CPLD 系統(tǒng)設(shè)計技術(shù)入門與應(yīng)用 [M].北京 :電子工業(yè)出版社 ,2020:1323 [8] 劉愛榮等編著 . EDA 技術(shù)與 CPLD/FPGA 開發(fā)應(yīng)用簡明教程 [M]. 北京 :清華大學(xué)出版社 ,2020:4556 [9] 席礪莼等 .基于 VHDL 語言的出租車計費系統(tǒng)設(shè)計 [J].現(xiàn)代電子技術(shù)，2020,3:5761 [10] 高健 等 .基于 Verilog HDL 出租車計費系統(tǒng)的研制 [J].實驗室研究與探索 , 2020,10:3437 巢湖學(xué)院 2020 屆本科畢業(yè)論文 (設(shè)計 ) 13 致 謝 在這次畢業(yè)設(shè)計的設(shè)計過程中，得到了很多人的幫助。首先要感謝我的指導(dǎo)老師 —— 陳初俠老師，在課程設(shè)計上給予我的指導(dǎo)，提供給我的支持和幫助，讓我能把系統(tǒng)做得更加完善。在完成畢業(yè)論文的過程中，我學(xué)到了許多新的知識，也鞏固了一些已經(jīng) 學(xué)過的知識，彌補了以前的不足之處，鍛煉了我的動手能力，使我的設(shè)計能力得到提高。其次，我要感謝幫助過我的同學(xué)們，他們也為我解決了不少難題，同時也感謝學(xué)院為我提供了良好的做畢業(yè)設(shè)計的環(huán)境。最后，要感謝各位老師抽出時間對本文進行評閱。 出租車計費器的設(shè)計及實現(xiàn) 14 附 錄 頂層實體的 VHDL 編程： library ieee。 use 。 use 。 use 。 entity taximeter is port(clk : in std_logic。輸入 300Hz 時鐘 start : in std_logic。計費器啟動 stop : in std_logic。等待信號 mile : in std_logic。公里脈沖信號 single : in std_logic。單程鍵 sel : out std_logic_vector(2 downto 0)。位選 show : out std_logic_vector(7 downto 0))。7 段數(shù)碼管譯碼輸出 end taximeter。 architecture structural of taximeter is ponent taxi port(clk : in std_logic。 start : in std_logic。 stop : in std_logic。 mile : in std_logic。 single : in std_logic。 char0 : out std_logic_vector(3 downto 0)。計費輸出小數(shù)點位 char1 : out std_logic_vector(3 downto 0)。計費輸出個位 char2 : out std_logic_vector(3 downto 0)。計費輸出十位 char3 : out std_logic_vector(3 downto 0)。計費輸出百位 min0 : out std_logic_vector(3 downto 0)。等待時間輸出個位 min1 : out std_logic_vector(3 downto 0)。等待時間輸出十位 km0 : out std_logic_vector(3 downto 0)。行駛公里輸出個位 km1 : out std_logic_vector(3 downto 0))。行駛公里輸出十位 end ponent。 ponent display port(clk : in std_logic。 char0 : in std_logic_vector(3 downto 0)。 char1 : in std_logic_vector(3 downto 0)。 char2 : in std_logi