【文章內(nèi)容簡介】 ）。 VHDL是一種全方位的硬件描述語言，包括系統(tǒng)行為級。寄存器傳輸級和邏輯門多個設(shè)計 層次，支持結(jié)構(gòu)、數(shù)據(jù)流和行為三種描述形式的混合描述，因此 VHDL幾乎覆蓋了以往各種硬件俄 語言的功能，整個自頂向下或由下向上的電路設(shè)計過程都可以用 VHDL來完成。 VHDL還具有 以下優(yōu) 點： (1)VHDL的寬范圍描述能力使它成為高層進(jìn)設(shè)計的核心，將設(shè)計人員的工作重心 提高到了系統(tǒng)功能的實現(xiàn)與調(diào)試，而花較少的精力于物理實現(xiàn)。(2)VHDL可以用簡潔明確的代碼描述來進(jìn)行復(fù)雜控制邏輯設(shè)計， 靈活且方便，而且也便于設(shè)計結(jié)果的交流、保存和重用。 (3)VHDL的設(shè)計不依賴于特定的器件，方便了工藝的轉(zhuǎn)換。(4)VHDL是一個標(biāo)準(zhǔn)語言，為眾多的 EDA廠商支持，因此移植性好。傳統(tǒng)的硬件電路設(shè)計方法是采用自下而上的設(shè)計方法，即根據(jù)系統(tǒng)對硬件的要求，詳細(xì)編制技術(shù)規(guī)格書，并畫出系統(tǒng)控制流圖；然后根據(jù)技術(shù)規(guī)格書和 系統(tǒng)控制流圖，對系統(tǒng)的功能進(jìn)行細(xì)化，合理地劃分功能模塊，并畫出系統(tǒng)的功能框圖；接著就進(jìn)行各功能模塊的細(xì)化和電路設(shè)計；各功能模塊電路設(shè)計、調(diào)試完成后，將各功能模塊的硬件電路連接起來再進(jìn)行系統(tǒng)的調(diào)試，最后完成整個系統(tǒng)的硬件設(shè)計。采用傳統(tǒng)方法設(shè)計數(shù)字系統(tǒng)，特別是當(dāng)電路系統(tǒng)非常龐大時，設(shè)計者必須具備較好的設(shè)計經(jīng)驗，而且繁雜多樣的 原理圖的閱讀和修改也給設(shè)計者帶來諸多的不便。為了提高開發(fā)的效率，增加已有開發(fā)成果的可繼承性以及縮短開發(fā)周期，各 ASIC 6 研制和生產(chǎn)廠家相繼開發(fā)了具有自己特色的電路硬件描述語言（ Hardware Description Language，簡稱 HDL）。但這些硬件描述語言差異很大，各自只能在自己的特定設(shè)計環(huán)境中使用，這給設(shè)計者之間的相互交流帶來了極大的困難。因此，開發(fā)一種強(qiáng)大的、標(biāo)準(zhǔn)化的硬件描述語言作為可相互交流的設(shè)計環(huán)境已勢在必行。于是，美國于 1981年提出了一種新的、標(biāo)準(zhǔn)化的 HDL，稱之為 VHSIC（ Very High Speed Integrated Circuit） Hardware Description Language，簡稱 VHDL。這是一種用形式化方法來描述數(shù)字電路和設(shè)計數(shù)字邏輯系統(tǒng) 的語言。設(shè)計者可以利用這種語言來描述自己的設(shè)計思想，然后利用電子設(shè)計自動化工具進(jìn)行仿真，再自動綜合到門電路，最后用 PLD實現(xiàn)其功能。 覆蓋面廣，描述能力強(qiáng)，是一個多層次的硬件描述語言。在 VHDL語言中，設(shè)計的原始描述可以非常簡練，經(jīng)過層層加強(qiáng)后，最終可成為直接付諸生產(chǎn)的電路或版圖參數(shù)描述。 具有良好的可讀性，即容易被計算機(jī)接受，也容易被讀者理解。 使用期長，不會因工藝變化而使描述過時。因為 VHDL的硬件描述與工藝無關(guān)，當(dāng)工藝改變時，只需修改相應(yīng)程序中的屬性參數(shù)即可。 支持大規(guī)模設(shè)計的分解和已有設(shè)計的再利用。 一個大規(guī)模的設(shè)計不可能由一個人獨立完成，必須由多人共同承擔(dān)， VHDL為設(shè)計的分解和設(shè)計的再利用提供了有力的支持。 當(dāng)電路系統(tǒng)采用 VHDL語言設(shè)計其硬件時，與傳統(tǒng)的電路設(shè)計方法相比較，具有如下的特點： 即從系統(tǒng)總體要求出發(fā)，自上而下地逐步將設(shè)計的內(nèi)容細(xì)化，最后完成系統(tǒng)硬件的整體設(shè)計。在設(shè)計的過程中，對系統(tǒng)自上而下分成三個層次進(jìn)行設(shè)計： 第一層次是行為描述。所謂行為描述，實質(zhì)上就是對整個系統(tǒng)的數(shù)學(xué)模型的描述。一般來說，對系統(tǒng)進(jìn)行行為描述的目的是試圖在系統(tǒng)設(shè)計的初始階段，通過對系統(tǒng)行為描述的仿真來發(fā)現(xiàn)設(shè)計中存在的 問題。在行為描述階段，并不真正考慮其實際的操作和算法用何種方法來實現(xiàn)，而是考慮系統(tǒng)的結(jié)構(gòu)及其工作的過程是否能到達(dá)系統(tǒng)設(shè)計的要求。 第二層次是 RTL方式描述。這一層次稱為寄存器傳輸描述（又稱數(shù)據(jù)流描述）。如前所述，用行為方式描述的系統(tǒng)結(jié)構(gòu)的程序，其抽象程度高，是很難直接映射到具體邏輯元件結(jié)構(gòu)的。要想得到硬件的具體實現(xiàn)，必須將行為方式描述的 VHDL語言程序改寫為 RTL方式描述的 VHDL語言程序。也就是說，系統(tǒng)采用 RTL方式描述，才能導(dǎo)出系統(tǒng)的邏輯表達(dá)式，才能進(jìn)行邏輯綜合。 第三層次是邏輯綜合。即利用邏輯綜合工具 ，將 RTL方式描述的程序轉(zhuǎn)換成用基本邏輯元件表示的文件（門級網(wǎng)絡(luò)表）。此時，如果需要，可將邏輯綜合的結(jié)果以邏輯原理圖的方式輸出。此后可對綜合的結(jié)果在門電路級上進(jìn)行仿真，并檢查其時序關(guān)系。 應(yīng)用邏輯綜合工具產(chǎn)生的門網(wǎng)絡(luò)表，將其轉(zhuǎn)換成 PLD的編程碼，即可利用 PLD實現(xiàn)硬件電路的設(shè)計。 由自上而下的設(shè)計過程可知，從總體行為設(shè)計開始到最終的邏輯綜合，每一步都要進(jìn)行仿真檢查，這樣有利于盡早發(fā)現(xiàn)設(shè)計中存在的問題，從而可以大大縮短系統(tǒng)的設(shè)計周期。 系統(tǒng)可大量采用 PLD芯片。 7 由于目前眾多制造 PLD芯片的廠家，其工具軟件均 支持 VHDL語言的編程。所以利用VHDL語言設(shè)計數(shù)字系統(tǒng)時，可以根據(jù)硬件電路的設(shè)計需要，自行利用 PLD設(shè)計自用的 ASIC芯片 ，而無須受通用元器件的限制。 EDA系統(tǒng)框架結(jié)構(gòu)（ FRAMEWORK）是一套配置和使用 EDA軟件包的規(guī)范。目前主要的 EDA系統(tǒng)都建立了框架結(jié)構(gòu)，如 CADENCE公司的 Design Framework， Mentor公司的Falcon Framework，而且這些框架結(jié)構(gòu)都遵守國際 CFI組織制定的統(tǒng)一技術(shù)標(biāo)準(zhǔn)?？蚣芙Y(jié)構(gòu)能將來自不同 EDA廠商的工具軟件進(jìn)行優(yōu)化組合，集成在一個易于管理的統(tǒng) 一的環(huán)境之下，而且還支持任務(wù)之間、設(shè)計師之間以及整個產(chǎn)品開發(fā)過程中的信息傳輸與共享，是并行工程和自頂向下設(shè)計施的實現(xiàn)基礎(chǔ)。 EDA技術(shù)的每一次進(jìn)步，都引起了設(shè)計層次上的一次飛躍，從設(shè)計層次上分， 70年代為物理級設(shè)計 (CAD)， 80年代為電路級設(shè)計 (CAE)， 90年代進(jìn)入到系統(tǒng)級設(shè)計 (EDA)。物理級設(shè)計主要指 IC版圖設(shè)計，一般由半導(dǎo)體廠家完成，對電子工程師沒有太大的意義，因此本文重點介紹電路級設(shè)計和系統(tǒng)級設(shè) 計。 仿真通過后，根據(jù)原 理圖產(chǎn)生的電氣連接網(wǎng)絡(luò)表進(jìn)行 PCB板的自動布局布線。在制作PCB板之前還可以進(jìn) 行 PCB后分析，其中包括熱分析、噪聲及竄擾分析、電磁兼容分析、可靠性分析等，并可將分析后的結(jié)果參數(shù)反 標(biāo)回電路圖，進(jìn)行第二次仿真，也稱為后仿真。后仿真主要是檢驗 PCB板在實際工作環(huán)境中的可行性。 由此可見，電路級的 EDA技術(shù)使電子工程師在實際的電子系統(tǒng)產(chǎn)生前，就可以全面地了解系統(tǒng)的功能特性和物理特性，從而將開發(fā)風(fēng)險消滅在設(shè)計階段，縮短了開發(fā)時間，降低了開發(fā)成本。 系統(tǒng)級設(shè)計 進(jìn)人 90年代以來，電子信息類產(chǎn)品的開發(fā)明 顯呈現(xiàn)兩個特點：一是產(chǎn)品復(fù)雜程度提高；二是產(chǎn)品上市時限緊迫。然而，電路級設(shè)計本質(zhì)上是基于門級描述的單層次設(shè)計，設(shè)計的所有工作（包括設(shè)計忙人、仿真和分析、設(shè)計修改等）都是在基本邏輯門這一層次上進(jìn)行的，顯然這種設(shè)計方法不能適應(yīng)新的形勢，一種高層次的電子設(shè)計方法，也即系統(tǒng)級設(shè)計方法，應(yīng)運(yùn)而生。 課題設(shè)計 意義 出租車計價器是乘客與司機(jī)雙方的交易準(zhǔn)則，它是出租車行業(yè)發(fā)展的重要標(biāo)志，是出租車中最重要的工具。它關(guān)系著交易雙方的利益。具有良好性能的計價器無論是對廣大出租車司機(jī)朋友還是乘客來說都是很必要的。因此，汽車 計價器的研究也是十分有一個應(yīng)用價值的。傳統(tǒng)國內(nèi)外出租車計費器多數(shù)由單片機(jī)實現(xiàn)，升級繁瑣，成本高。以出租車多功能計費器為例，傳統(tǒng)的計費器常以 MCS251系列單片機(jī)為其核心主控部件，如 89C51RC2， LPD78F0034 等，該系列的單片機(jī)工作頻率一般不大于 24MHz，而且可擴(kuò)展的資源有限， 最大能夠擴(kuò)展的程序空間和內(nèi)存空間一般都只有 64kB，很難勝任出租車多功能計費器的不斷升級要求。傳統(tǒng)的計費器通常采用硬件模塊化的設(shè)計結(jié)構(gòu)，主要包括主控模塊，電源模 8 塊， 按鍵顯示模塊，防作弊及脈沖輸入模塊以及稅控模 塊等。在 主控 模塊中又包括 CPU 子模塊， 語音識別子模塊，串口通信子模塊，復(fù)位、看門狗及電源監(jiān)控子模塊，打印子模塊等，硬件電路復(fù)雜，不利于系統(tǒng)功能升級，容易在運(yùn)營過程中產(chǎn)生干擾，影響系統(tǒng)的使用 。 并且由于分立器件多，必然造成電源功耗大，芯片易發(fā)熱，影響芯片的使用壽命。基于 FPGA的出租車計費器不僅可以解決電子系統(tǒng)小型化、低功耗、高可靠性等問題，而且其開發(fā)周期短、開發(fā)軟件投入少、芯片價格不斷降低，特別是對小批量、多品種的產(chǎn)品需求，基于 FPGA的出租車計費器已成首選。計費系統(tǒng)在各大、中城市出租車中使用越來越廣泛。針對現(xiàn) 有計費系統(tǒng)通用性差的缺陷，本文采用 ISP器件和 VHDL語言開發(fā)了一套出租車計費系統(tǒng)；該計費系統(tǒng)的可靠性高、成本低、通用性強(qiáng)；該系統(tǒng)在不改變硬件電路的前提下，具有可以重構(gòu)系統(tǒng)的功能，采用完全相同電路結(jié)構(gòu)，只要根據(jù)各地區(qū)的需求在 VHDL程序中設(shè)置各參數(shù)，就可以適應(yīng)各地區(qū)出租車不同計費標(biāo)準(zhǔn)的需要，還可根據(jù)各地區(qū)需求增加其他功能。 9 第二章 總體結(jié)構(gòu)與工作原理 FPGA 結(jié)構(gòu) FPGA 一般 由三種可編程電路和一個用于存放編程數(shù)據(jù)的 SRAM 組成 ， 這三種可編程電路 包括 可編 程邏輯塊 (CLB) 、輸入 / 輸出模塊 ( IOB) 和互聯(lián)資 ( IR) 。 CLB 是 FPGA 的主要組成部分 ， 是實現(xiàn)邏輯功能的基本單元。它是由邏輯函數(shù)發(fā)生器、觸發(fā)器、數(shù)據(jù)選擇器等電路組成。 IOB提供了器件引腳和內(nèi)部邏輯陣列之間的連接 ； 一般排列在芯片的四周，主要 由輸入觸發(fā)器、輸入緩沖器、輸出觸發(fā) / 鎖存器和輸出緩沖器組成。每一個 IOB 控制一個引腳 ,可被配置為輸入、輸出活雙向 I/ O 功能?？删幊袒ヂ?lián)資源包括各種長度的金屬連線和一些可編程連接開關(guān) ， 它們將各個 CLB 之間和 IOB 之間互相連接起來 ， 構(gòu)成各種復(fù)雜 功能的系統(tǒng)。 FPGA 設(shè)計流程 可編程邏輯器件的設(shè)計是指利用 EDA 開發(fā)軟件和編程工具對器件進(jìn)行開發(fā)的過程。高密度復(fù)雜可編程邏輯器件的設(shè)計流程包括設(shè)計準(zhǔn)備、設(shè)計輸入、功能仿真、設(shè)計處理、時序仿真和器件編程及測試等七個步驟。 (1)設(shè)計準(zhǔn)備 在系統(tǒng)設(shè)計之前，首先要進(jìn)行方案論證、系統(tǒng)設(shè)計和器件選擇等準(zhǔn)備工作。設(shè)計人員根據(jù)任務(wù)要求，如系統(tǒng)的功能和復(fù)雜度，對工作速度和器件本身的資源、成本及連線的可布性等方面進(jìn)行權(quán)衡，選擇合適的設(shè)計方案和合適的器件類型。一般采用自上而下的設(shè)計方法，也可采用傳統(tǒng)的自下而上的設(shè) 計方法。 (2)設(shè)計輸入 設(shè)計人員將所設(shè)計的系統(tǒng)或電路以開發(fā)軟件要求的某種形式表示出來，并送入計算機(jī)的過程稱為設(shè)計輸入。設(shè)計輸入通常有以下幾種形式 ： ● 原理圖輸入方式 是一種最直接的設(shè)計描述方式，要設(shè)計什么，就從軟件系統(tǒng)提供的元件庫中調(diào)出來，畫出原理圖。其優(yōu)點是容易實現(xiàn)仿真，便于信號的觀察和電路的調(diào)整 ； 缺點是效率低。 ● 硬件描述語言 是用文本方式描述設(shè)計。其突出優(yōu)點有 ： 語言與工藝的無關(guān)性，可以使設(shè)計人員在系統(tǒng)設(shè)計、邏輯驗證階段便確立方案的可行性 ； 語言的公開可利用性，便于實現(xiàn)大規(guī)模系統(tǒng)的設(shè)計 ； 具有很強(qiáng)的邏輯描 述和仿真功能，而且輸入效率高 ； 在不同的設(shè)計輸入庫之間的轉(zhuǎn)換非常方 便，不需要 對底層的電路和 PLD 結(jié)構(gòu)的熟悉。 ● 波形輸入方式 10 波形輸入方式主要是用來建立和編輯波形設(shè)計文件，以及輸入仿真向量和功能測試向量。波形設(shè)計輸入適用于時序邏輯和有重復(fù)性的邏輯函數(shù)。 (3)功能仿真 功能仿真也叫前仿真。用戶所設(shè)計的電路必須在編譯之前進(jìn)行邏輯功能驗證，此時的 仿真沒有延時信息，對于初步的功能檢測 十分 方便。 (4)設(shè)計處理 設(shè)計處理是器件設(shè)計中的核心環(huán)節(jié)。在設(shè)計處理過程中，編譯軟件將對設(shè)計輸入文件進(jìn)行邏輯化簡、綜合優(yōu)化和 適配，最后產(chǎn)生編程用的編程文件。主要包括 ： 語法檢查和設(shè)計規(guī)則檢查 ， 邏輯優(yōu)化和綜合 ， 適配和分割 ， 布局和布線。 (5)時序仿真 時序仿真又稱后仿真或延時仿真。由于不同器件的內(nèi)部延時不一樣，不同的布局布線方案也給延時造成不同的影響。因此在設(shè)計處理以后，對系統(tǒng)和各模塊進(jìn)行時序仿真，分析其時序關(guān)系，估計設(shè)計的性能，以及檢查和消除競爭冒險等是非常有必要的。實際上這也是與實際器件工作情況基本相同的仿真。 (6)器件編程測試 時序仿真完成后，軟件就可產(chǎn)生供器件編程使用的數(shù)據(jù)文件。器件在編程完畢后，可以用編譯時產(chǎn)生的 文件對器件進(jìn)行校驗、加密等工作。 FPGA 的硬件結(jié)構(gòu)圖 本論文基于 EP1C3T144 的 FPGA設(shè)計，結(jié)構(gòu)框圖如圖 21所示，原理圖見附錄 1，包括 電源部分、按鍵和 LED、下載配置部分