【正文】 (PLD)，尤其是現(xiàn)場(chǎng)可編程邏輯器件 (FPLD)被大量地應(yīng)用在 ASIC的制作當(dāng)中。 MAX+PLUSⅡ設(shè)計(jì)環(huán)境所提供的靈活性和高效性是無(wú)可比擬的。 VHDL就是超高速集成電路硬件描述語(yǔ)言。使用期長(zhǎng)，不會(huì)因工藝變化而使描述過(guò)時(shí)。 3 第一章 緒 論 FPGA 的 概述 FPGA（ Field－ Programmable Gate Array），即現(xiàn)場(chǎng)可編程門(mén)陣列，它是在 PAL、 GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。其主 要步驟是 ： 根據(jù)系統(tǒng)對(duì)硬件的要求 ， 詳細(xì)編制技術(shù)規(guī)格書(shū) ， 并畫(huà)出系統(tǒng)控制流圖 ； 然后根據(jù)技術(shù)規(guī)格書(shū)和系統(tǒng)控制流圖 ， 對(duì)系統(tǒng)的功能進(jìn)行分化 ， 合理地劃分功能模塊 ， 并畫(huà)出系統(tǒng)功能框圖 ； 接著就是進(jìn)行各功能模塊的細(xì)化和電路設(shè)計(jì) ； 各個(gè)模塊的工能調(diào)試完以后 ， 將各個(gè)模塊的硬件電路連接起來(lái) ， 再進(jìn)行調(diào)試 ， 最后就完成整個(gè)系統(tǒng)的硬件電路設(shè)計(jì)。這種自上而下的設(shè)計(jì)方法的主要特點(diǎn)是 ： (1) 電路設(shè)計(jì)更趨合理 硬件設(shè)計(jì)人員在設(shè)計(jì)硬件電路時(shí)使用 PLD 器件 ， 自行可以 設(shè)計(jì)所需的專用功能模塊 ，而不 需受通 用元器件的限制 ， 從而使電路設(shè)計(jì)更 合理 ， 其體積和功耗也大為縮小。 (4) 主要設(shè)計(jì)文件使用 HDL 語(yǔ)言編寫(xiě)的源程序 EDA 設(shè)計(jì)方法中主要使用的是 HDL 語(yǔ)言 ， 并可以將 HDL 語(yǔ)言編寫(xiě)的源程序轉(zhuǎn)換成電 路 原理圖形式輸出。 70年代為計(jì)算機(jī)輔助設(shè)計(jì) (CAD)階段，人們開(kāi)始用計(jì)算機(jī)輔助進(jìn)行 IC版圖編輯、 PCB布局布線，取代了手工操作。 90年代為電子系統(tǒng)設(shè)計(jì)自動(dòng)化 (EDA)階段。要大力推進(jìn)制造業(yè)信息化，積極開(kāi)展計(jì)算機(jī)輔助設(shè)計(jì) (CAD)、計(jì)算機(jī)輔助工程 (CAE)、計(jì) 算機(jī)輔助工藝(CAPP)、計(jì)算機(jī)機(jī)輔助制造 (CAM)、產(chǎn)品數(shù)據(jù)管理 (PDM)、制造資源計(jì)劃 (MRPII)及企業(yè)資源管理 (ERP)等。在 ASIC和 PLD設(shè)計(jì)方面，向超高速、高密度、低功耗、低電壓方向發(fā)展。但各國(guó)也正在努力開(kāi)發(fā)相應(yīng)的工具。據(jù)最新統(tǒng)計(jì)顯示，中國(guó)和印度正在成為電子設(shè)計(jì)自動(dòng)化領(lǐng)域發(fā)展最快的兩個(gè)市場(chǎng)，年復(fù)合增長(zhǎng)率分別達(dá)到了 50%和 30%。 EDA市場(chǎng)日趨成熟，但我國(guó)的研發(fā)水平 還 很有限，需迎頭趕上。而且 VHDL語(yǔ)言可讀性強(qiáng)，易于修改和發(fā)現(xiàn)錯(cuò)誤。寄存器傳輸級(jí)和邏輯門(mén)多個(gè)設(shè)計(jì) 層次，支持結(jié)構(gòu)、數(shù)據(jù)流和行為三種描述形式的混合描述，因此 VHDL幾乎覆蓋了以往各種硬件俄 語(yǔ)言的功能，整個(gè)自頂向下或由下向上的電路設(shè)計(jì)過(guò)程都可以用 VHDL來(lái)完成。(4)VHDL是一個(gè)標(biāo)準(zhǔn)語(yǔ)言，為眾多的 EDA廠商支持，因此移植性好。但這些硬件描述語(yǔ)言差異很大，各自只能在自己的特定設(shè)計(jì)環(huán)境中使用，這給設(shè)計(jì)者之間的相互交流帶來(lái)了極大的困難。設(shè)計(jì)者可以利用這種語(yǔ)言來(lái)描述自己的設(shè)計(jì)思想，然后利用電子設(shè)計(jì)自動(dòng)化工具進(jìn)行仿真，再自動(dòng)綜合到門(mén)電路，最后用 PLD實(shí)現(xiàn)其功能。 使用期長(zhǎng)，不會(huì)因工藝變化而使描述過(guò)時(shí)。 當(dāng)電路系統(tǒng)采用 VHDL語(yǔ)言設(shè)計(jì)其硬件時(shí)，與傳統(tǒng)的電路設(shè)計(jì)方法相比較，具有如下的特點(diǎn)： 即從系統(tǒng)總體要求出發(fā)，自上而下地逐步將設(shè)計(jì)的內(nèi)容細(xì)化，最后完成系統(tǒng)硬件的整體設(shè)計(jì)。在行為描述階段，并不真正考慮其實(shí)際的操作和算法用何種方法來(lái)實(shí)現(xiàn)，而是考慮系統(tǒng)的結(jié)構(gòu)及其工作的過(guò)程是否能到達(dá)系統(tǒng)設(shè)計(jì)的要求。要想得到硬件的具體實(shí)現(xiàn)，必須將行為方式描述的 VHDL語(yǔ)言程序改寫(xiě)為 RTL方式描述的 VHDL語(yǔ)言程序。此時(shí)，如果需要，可將邏輯綜合的結(jié)果以邏輯原理圖的方式輸出。 系統(tǒng)可大量采用 PLD芯片。目前主要的 EDA系統(tǒng)都建立了框架結(jié)構(gòu)，如 CADENCE公司的 Design Framework， Mentor公司的Falcon Framework，而且這些框架結(jié)構(gòu)都遵守國(guó)際 CFI組織制定的統(tǒng)一技術(shù)標(biāo)準(zhǔn)。 仿真通過(guò)后，根據(jù)原 理圖產(chǎn)生的電氣連接網(wǎng)絡(luò)表進(jìn)行 PCB板的自動(dòng)布局布線。 系統(tǒng)級(jí)設(shè)計(jì) 進(jìn)人 90年代以來(lái)，電子信息類產(chǎn)品的開(kāi)發(fā)明 顯呈現(xiàn)兩個(gè)特點(diǎn)：一是產(chǎn)品復(fù)雜程度提高；二是產(chǎn)品上市時(shí)限緊迫。具有良好性能的計(jì)價(jià)器無(wú)論是對(duì)廣大出租車司機(jī)朋友還是乘客來(lái)說(shuō)都是很必要的。傳統(tǒng)的計(jì)費(fèi)器通常采用硬件模塊化的設(shè)計(jì)結(jié)構(gòu)，主要包括主控模塊，電源模 8 塊， 按鍵顯示模塊，防作弊及脈沖輸入模塊以及稅控模 塊等。計(jì)費(fèi)系統(tǒng)在各大、中城市出租車中使用越來(lái)越廣泛。它是由邏輯函數(shù)發(fā)生器、觸發(fā)器、數(shù)據(jù)選擇器等電路組成。 FPGA 設(shè)計(jì)流程 可編程邏輯器件的設(shè)計(jì)是指利用 EDA 開(kāi)發(fā)軟件和編程工具對(duì)器件進(jìn)行開(kāi)發(fā)的過(guò)程。一般采用自上而下的設(shè)計(jì)方法，也可采用傳統(tǒng)的自下而上的設(shè) 計(jì)方法。 ● 硬件描述語(yǔ)言 是用文本方式描述設(shè)計(jì)。 (3)功能仿真 功能仿真也叫前仿真。主要包括 ： 語(yǔ)法檢查和設(shè)計(jì)規(guī)則檢查 ， 邏輯優(yōu)化和綜合 ， 適配和分割 ， 布局和布線。實(shí)際上這也是與實(shí)際器件工作情況基本相同的仿真。 圖 21 FPGA 硬件 結(jié)構(gòu)框圖 LED 外部時(shí)鐘 FPGA 復(fù)位 開(kāi)關(guān) 擴(kuò)展接口 濾波電容 MCU 接口接口 用戶 接口 JTAG 電源 11 出租車計(jì)費(fèi)工作原理 實(shí)際中出租車的計(jì)費(fèi)工作原理一般分成 3 個(gè)階段： （ 1）車起步開(kāi)始計(jì)費(fèi)。車暫時(shí)停止（行駛中遇紅燈或中途暫時(shí)停車）不計(jì)費(fèi)，車費(fèi)保持不變。③計(jì)數(shù)器 C 完成車費(fèi)角和分。 （ 3）車費(fèi)的顯示 :由動(dòng)態(tài)掃描電路來(lái)完成。 FPGA 隨便也可以通過(guò) JTAG 下載代碼到片子里面運(yùn)行。 調(diào)試的時(shí)候 流程是：修改設(shè)計(jì)，編譯然后通過(guò) JTAG下載到 FPGA 內(nèi)部運(yùn)行，一直這 13 樣進(jìn)行 直 到 設(shè)置成功，最后才把代碼固化到配置存儲(chǔ)器里面。 這塊板子既可以單獨(dú)使用，也可以配合 51 的板子一 起使用。 14 圖 33 FPGA 芯片 按鍵和 LED 板上提供 4 個(gè)撥碼按鍵和 4 個(gè) LED，分別接到 FPGA的 8 個(gè) IO 引腳上，具體的引腳可以參看電路圖或者絲印。另外一個(gè)復(fù)位按鍵連接到 FPGA 的另外一個(gè)全局時(shí)鐘 上， 15 用來(lái)表示在設(shè)計(jì)的過(guò)程中的 reset 引腳。 濾波電容 濾波電容用來(lái)對(duì) FPGA 電源濾波。如果需要和 51 以外的單片機(jī)接口或者擴(kuò)展 也要通過(guò)這個(gè)端口。 該模塊主要實(shí)現(xiàn)計(jì)費(fèi)功能和現(xiàn)場(chǎng)模擬功能。該模塊把車費(fèi)和路程轉(zhuǎn)化為 4位十進(jìn)制數(shù)， daclk的頻率要比clk快得多 。這里采用模仿微機(jī)的 AF標(biāo)志位，在其設(shè)立一個(gè)半進(jìn)位標(biāo)志，當(dāng)累加和大于 9或半進(jìn)位標(biāo)志為 “1”時(shí)，對(duì)其累加和調(diào)整。采用的是共陰極七段數(shù)碼管，根據(jù)十六進(jìn)制數(shù)和七段顯示段碼表的對(duì)應(yīng)關(guān)系 ，其中要求路程和車費(fèi)都要用 2位小數(shù)點(diǎn)來(lái)表示，所以須設(shè)置一個(gè)控制小數(shù)點(diǎn)的變量，即程序中的 dp。本系統(tǒng)采用 36 Hz的掃描頻率，掃描脈沖由相應(yīng)的外圍電路提供。 圖 47 數(shù)碼管譯碼 模塊 DE 21 第五章 系統(tǒng)仿真 信號(hào)輸入 模塊 X 的仿真結(jié)果 將車費(fèi)和路程轉(zhuǎn)換成 4位的十進(jìn)制如圖 51所示： 輸入端為： Daclk, ascore, bscore 輸出端為： Age, ashi, aqian, abai, bge, bshi, bqian, bbai。在出租車計(jì)費(fèi)系統(tǒng)的 5個(gè)模塊中 ，重點(diǎn)在于 JIFEI模塊， X模塊、 XXX1模塊。 25 附錄 附錄 1： EP1C3T144 開(kāi)發(fā)板的原理圖 26 附錄 2: EP1C3T144 開(kāi)發(fā)板 PC 27 附錄 3 信號(hào)輸入 模塊 JIFEI 的程序： library ieee。 chefei,luc:out integer range 0 to 8000)。 variable chf,lc:integer range 0 to 8000。139。 num:=0。 lc:=0。039。139。139。 end if。 end if。039。 aa:=aa+1。 aa:=0。 if(lc300)then null。 elsif(chf=2021 and a=39。 end if。 end rtl。 entity x is port(daclk:in std_logic。 architecture rtl of x is begin process(daclk,ascore) 29 variable b1:integer range 0 to 8000。139。 b1d:=b1d+1。 b1:=b1+1。 b1:= b1+1。 else ashi= b1b。 b1:=0。 b1d:=0000。 process(daclk,bscore) variable b2:integer range 0 to 8000。139。 b2d:=b2d+1。 b2:= b2+1。 b2:=b2+1。 else bshi=b2b。 b2:=0。 b2d:=0000。 end rtl。 entity XXX1 is port(c:in std_logic_vector(2 downto 0)。 end XXX1。 case b is when” 000” =d=a1。 when” 010” =d=a3。 when” 100” =d=b1。 when” 110” =d=b3。 when others=null。 數(shù)據(jù)選擇 模塊 SE 程序： library ieee。 a:out std_logic_vector(2 down to 0))。 else b:=b+1。 end process。 use 。 33 architecture rtl of di is begin process(d) begin case d is when” 0000” =q=” 0111111” 。 when” 0100” =q=” 1100110” 。 when” 1000” =q=” 1101111” 。 34 參考文獻(xiàn) [1] 金西 .VHDL 與復(fù)雜數(shù)字系統(tǒng)設(shè)計(jì) [M].西安：西安電子科技大學(xué)出版社， 2021： 107150. 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