【正文】 (PLD)，尤其是現(xiàn)場可編程邏輯器件 (FPLD)被大量地應(yīng)用在 ASIC的制作當(dāng)中。 MAX+PLUSⅡ設(shè)計環(huán)境所提供的靈活性和高效性是無可比擬的。 VHDL就是超高速集成電路硬件描述語言。使用期長，不會因工藝變化而使描述過時。 3 第一章 緒 論 FPGA 的 概述 FPGA（ Field－ Programmable Gate Array），即現(xiàn)場可編程門陣列，它是在 PAL、 GAL、CPLD等可編程器件的基礎(chǔ)上進一步發(fā)展的產(chǎn)物。其主 要步驟是 ： 根據(jù)系統(tǒng)對硬件的要求 ， 詳細(xì)編制技術(shù)規(guī)格書 ， 并畫出系統(tǒng)控制流圖 ； 然后根據(jù)技術(shù)規(guī)格書和系統(tǒng)控制流圖 ， 對系統(tǒng)的功能進行分化 ， 合理地劃分功能模塊 ， 并畫出系統(tǒng)功能框圖 ； 接著就是進行各功能模塊的細(xì)化和電路設(shè)計 ； 各個模塊的工能調(diào)試完以后 ， 將各個模塊的硬件電路連接起來 ， 再進行調(diào)試 ， 最后就完成整個系統(tǒng)的硬件電路設(shè)計。這種自上而下的設(shè)計方法的主要特點是 ： (1) 電路設(shè)計更趨合理 硬件設(shè)計人員在設(shè)計硬件電路時使用 PLD 器件 ， 自行可以 設(shè)計所需的專用功能模塊 ，而不 需受通 用元器件的限制 ， 從而使電路設(shè)計更 合理 ， 其體積和功耗也大為縮小。 (4) 主要設(shè)計文件使用 HDL 語言編寫的源程序 EDA 設(shè)計方法中主要使用的是 HDL 語言 ， 并可以將 HDL 語言編寫的源程序轉(zhuǎn)換成電 路 原理圖形式輸出。 70年代為計算機輔助設(shè)計 (CAD)階段，人們開始用計算機輔助進行 IC版圖編輯、 PCB布局布線，取代了手工操作。 90年代為電子系統(tǒng)設(shè)計自動化 (EDA)階段。要大力推進制造業(yè)信息化，積極開展計算機輔助設(shè)計 (CAD)、計算機輔助工程 (CAE)、計 算機輔助工藝(CAPP)、計算機機輔助制造 (CAM)、產(chǎn)品數(shù)據(jù)管理 (PDM)、制造資源計劃 (MRPII)及企業(yè)資源管理 (ERP)等。在 ASIC和 PLD設(shè)計方面，向超高速、高密度、低功耗、低電壓方向發(fā)展。但各國也正在努力開發(fā)相應(yīng)的工具。據(jù)最新統(tǒng)計顯示，中國和印度正在成為電子設(shè)計自動化領(lǐng)域發(fā)展最快的兩個市場，年復(fù)合增長率分別達到了 50%和 30%。 EDA市場日趨成熟，但我國的研發(fā)水平 還 很有限，需迎頭趕上。而且 VHDL語言可讀性強，易于修改和發(fā)現(xiàn)錯誤。寄存器傳輸級和邏輯門多個設(shè)計 層次，支持結(jié)構(gòu)、數(shù)據(jù)流和行為三種描述形式的混合描述，因此 VHDL幾乎覆蓋了以往各種硬件俄 語言的功能，整個自頂向下或由下向上的電路設(shè)計過程都可以用 VHDL來完成。(4)VHDL是一個標(biāo)準(zhǔn)語言，為眾多的 EDA廠商支持，因此移植性好。但這些硬件描述語言差異很大，各自只能在自己的特定設(shè)計環(huán)境中使用，這給設(shè)計者之間的相互交流帶來了極大的困難。設(shè)計者可以利用這種語言來描述自己的設(shè)計思想，然后利用電子設(shè)計自動化工具進行仿真，再自動綜合到門電路，最后用 PLD實現(xiàn)其功能。 使用期長，不會因工藝變化而使描述過時。 當(dāng)電路系統(tǒng)采用 VHDL語言設(shè)計其硬件時，與傳統(tǒng)的電路設(shè)計方法相比較，具有如下的特點： 即從系統(tǒng)總體要求出發(fā)，自上而下地逐步將設(shè)計的內(nèi)容細(xì)化，最后完成系統(tǒng)硬件的整體設(shè)計。在行為描述階段，并不真正考慮其實際的操作和算法用何種方法來實現(xiàn)，而是考慮系統(tǒng)的結(jié)構(gòu)及其工作的過程是否能到達系統(tǒng)設(shè)計的要求。要想得到硬件的具體實現(xiàn)，必須將行為方式描述的 VHDL語言程序改寫為 RTL方式描述的 VHDL語言程序。此時，如果需要，可將邏輯綜合的結(jié)果以邏輯原理圖的方式輸出。 系統(tǒng)可大量采用 PLD芯片。目前主要的 EDA系統(tǒng)都建立了框架結(jié)構(gòu)，如 CADENCE公司的 Design Framework， Mentor公司的Falcon Framework，而且這些框架結(jié)構(gòu)都遵守國際 CFI組織制定的統(tǒng)一技術(shù)標(biāo)準(zhǔn)。 仿真通過后，根據(jù)原 理圖產(chǎn)生的電氣連接網(wǎng)絡(luò)表進行 PCB板的自動布局布線。 系統(tǒng)級設(shè)計 進人 90年代以來，電子信息類產(chǎn)品的開發(fā)明 顯呈現(xiàn)兩個特點：一是產(chǎn)品復(fù)雜程度提高；二是產(chǎn)品上市時限緊迫。具有良好性能的計價器無論是對廣大出租車司機朋友還是乘客來說都是很必要的。傳統(tǒng)的計費器通常采用硬件模塊化的設(shè)計結(jié)構(gòu)，主要包括主控模塊，電源模 8 塊， 按鍵顯示模塊，防作弊及脈沖輸入模塊以及稅控模 塊等。計費系統(tǒng)在各大、中城市出租車中使用越來越廣泛。它是由邏輯函數(shù)發(fā)生器、觸發(fā)器、數(shù)據(jù)選擇器等電路組成。 FPGA 設(shè)計流程 可編程邏輯器件的設(shè)計是指利用 EDA 開發(fā)軟件和編程工具對器件進行開發(fā)的過程。一般采用自上而下的設(shè)計方法，也可采用傳統(tǒng)的自下而上的設(shè) 計方法。 ● 硬件描述語言 是用文本方式描述設(shè)計。 (3)功能仿真 功能仿真也叫前仿真。主要包括 ： 語法檢查和設(shè)計規(guī)則檢查 ， 邏輯優(yōu)化和綜合 ， 適配和分割 ， 布局和布線。實際上這也是與實際器件工作情況基本相同的仿真。 圖 21 FPGA 硬件 結(jié)構(gòu)框圖 LED 外部時鐘 FPGA 復(fù)位 開關(guān) 擴展接口 濾波電容 MCU 接口接口 用戶 接口 JTAG 電源 11 出租車計費工作原理 實際中出租車的計費工作原理一般分成 3 個階段： （ 1）車起步開始計費。車暫時停止（行駛中遇紅燈或中途暫時停車）不計費，車費保持不變。③計數(shù)器 C 完成車費角和分。 （ 3）車費的顯示 :由動態(tài)掃描電路來完成。 FPGA 隨便也可以通過 JTAG 下載代碼到片子里面運行。 調(diào)試的時候 流程是：修改設(shè)計，編譯然后通過 JTAG下載到 FPGA 內(nèi)部運行，一直這 13 樣進行 直 到 設(shè)置成功，最后才把代碼固化到配置存儲器里面。 這塊板子既可以單獨使用，也可以配合 51 的板子一 起使用。 14 圖 33 FPGA 芯片 按鍵和 LED 板上提供 4 個撥碼按鍵和 4 個 LED，分別接到 FPGA的 8 個 IO 引腳上，具體的引腳可以參看電路圖或者絲印。另外一個復(fù)位按鍵連接到 FPGA 的另外一個全局時鐘 上， 15 用來表示在設(shè)計的過程中的 reset 引腳。 濾波電容 濾波電容用來對 FPGA 電源濾波。如果需要和 51 以外的單片機接口或者擴展 也要通過這個端口。 該模塊主要實現(xiàn)計費功能和現(xiàn)場模擬功能。該模塊把車費和路程轉(zhuǎn)化為 4位十進制數(shù)， daclk的頻率要比clk快得多 。這里采用模仿微機的 AF標(biāo)志位，在其設(shè)立一個半進位標(biāo)志，當(dāng)累加和大于 9或半進位標(biāo)志為 “1”時，對其累加和調(diào)整。采用的是共陰極七段數(shù)碼管，根據(jù)十六進制數(shù)和七段顯示段碼表的對應(yīng)關(guān)系 ，其中要求路程和車費都要用 2位小數(shù)點來表示，所以須設(shè)置一個控制小數(shù)點的變量，即程序中的 dp。本系統(tǒng)采用 36 Hz的掃描頻率，掃描脈沖由相應(yīng)的外圍電路提供。 圖 47 數(shù)碼管譯碼 模塊 DE 21 第五章 系統(tǒng)仿真 信號輸入 模塊 X 的仿真結(jié)果 將車費和路程轉(zhuǎn)換成 4位的十進制如圖 51所示： 輸入端為： Daclk, ascore, bscore 輸出端為： Age, ashi, aqian, abai, bge, bshi, bqian, bbai。在出租車計費系統(tǒng)的 5個模塊中 ，重點在于 JIFEI模塊， X模塊、 XXX1模塊。 25 附錄 附錄 1： EP1C3T144 開發(fā)板的原理圖 26 附錄 2: EP1C3T144 開發(fā)板 PC 27 附錄 3 信號輸入 模塊 JIFEI 的程序： library ieee。 chefei,luc:out integer range 0 to 8000)。 variable chf,lc:integer range 0 to 8000。139。 num:=0。 lc:=0。039。139。139。 end if。 end if。039。 aa:=aa+1。 aa:=0。 if(lc300)then null。 elsif(chf=2021 and a=39。 end if。 end rtl。 entity x is port(daclk:in std_logic。 architecture rtl of x is begin process(daclk,ascore) 29 variable b1:integer range 0 to 8000。139。 b1d:=b1d+1。 b1:=b1+1。 b1:= b1+1。 else ashi= b1b。 b1:=0。 b1d:=0000。 process(daclk,bscore) variable b2:integer range 0 to 8000。139。 b2d:=b2d+1。 b2:= b2+1。 b2:=b2+1。 else bshi=b2b。 b2:=0。 b2d:=0000。 end rtl。 entity XXX1 is port(c:in std_logic_vector(2 downto 0)。 end XXX1。 case b is when” 000” =d=a1。 when” 010” =d=a3。 when” 100” =d=b1。 when” 110” =d=b3。 when others=null。 數(shù)據(jù)選擇 模塊 SE 程序： library ieee。 a:out std_logic_vector(2 down to 0))。 else b:=b+1。 end process。 use 。 33 architecture rtl of di is begin process(d) begin case d is when” 0000” =q=” 0111111” 。 when” 0100” =q=” 1100110” 。 when” 1000” =q=” 1101111” 。 34 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Using Block RAM in Spartan3 Generation FPGAs[M].. 35 致 謝 感謝學(xué)院提供一個良好的學(xué)習(xí)環(huán)境，經(jīng)過大學(xué) 四年的學(xué)習(xí)，本人在學(xué)術(shù)、思想道德修養(yǎng)等方面得到極大的提高和發(fā)展。由于個人的經(jīng)驗不足，在完成設(shè)計的過程中遇到很 多困難，是 尹雪梅 導(dǎo)師從旁給予莫大的支持和幫助，本人對 尹老師的嚴(yán)謹(jǐn)?shù)膶W(xué)術(shù)態(tài)度、豐富的實踐閱歷表示 我崇高的敬意， 在此本人對 尹