【導(dǎo)讀】編程等特點(diǎn)，已經(jīng)成為當(dāng)今應(yīng)用最廣泛的可編程專用集成電路之一。確，價(jià)格還十分昂貴。隨著改革開放日益深入，出租車行業(yè)的發(fā)展勢頭已十分突出，國內(nèi)各機(jī)械廠家紛紛推出國產(chǎn)計(jì)價(jià)器。和語音提示、按時(shí)間自主變動(dòng)單價(jià)等功能。成為城市的窗口，象征著一個(gè)城市的文明程度。在國內(nèi)外，現(xiàn)在各大中城市出租車。而部分小城市尚未普。器的普及也是毫無疑問的，所以未來汽車計(jì)價(jià)器的市場還是十分有潛力的。[2]高有堂.EDA技術(shù)及應(yīng)用實(shí)踐[M].北京：清華大學(xué)出版社，2021：96-152.[5]劉明業(yè)，蔣敬旗，刁嵐松譯.硬件描述語言VERILOG[M].北京：清華大學(xué)出版社，[6]王振紅.綜合電子設(shè)計(jì)與實(shí)踐[M].北京:清華大學(xué)出版社出版,2021：124-145.[10]周立功，夏宇聞．單片機(jī)與CPLD綜合應(yīng)用技術(shù)[M].北京:航空航天大學(xué)出版社，這樣做減少了系統(tǒng)。FPGA就是目前最受歡迎的可編程邏輯器件之一。設(shè)計(jì)了出租車計(jì)費(fèi)器系統(tǒng)程序并進(jìn)行了程序仿真。

　　

【正文】 開發(fā)板 PC 27 附錄 3 信號輸入 模塊 JIFEI 的程序： library ieee。 use 。 use 。 entity jifei is port (clk,start,stop,pause,js:in std_logic。 chefei,luc:out integer range 0 to 8000)。 end jifei。 architecture rtl of jifei is begin process(clk,start,stop,pause,js) variable a,b:std_logic。 variable aa:integer range 0 to 100。 variable chf,lc:integer range 0 to 8000。 variable num:integer range 0 to 9。 begin if(clk39。event and clk=39。139。)then if(stop=39。039。)then chf:=0。 num:=0。 b:=39。139。 aa:=0。 lc:=0。 elsif(start=39。039。)then b:=39。039。 chf:=700。 lc:=0。 elsif(start=39。139。 and js=39。139。and pause=39。139。)then if(b=39。039。)then num:=num+1。 end if。 if(num=9)then lc:=lc+5。 num:=0。 28 aa:=aa+5。 end if。 elsif(start=39。139。and js=39。039。and pause=39。139。)then lc:=lc+1。 aa:=aa+1。 end if。 if(aa=100)then a:=39。139。 aa:=0。 else a:=39。039。 end if。 if(lc300)then null。 elsif(chf2021 and a=39。139。)then chf:=chf+220。 elsif(chf=2021 and a=39。139。)then chf:=chf+330。 end if。 end if。 chefei=chf。 luc=lc。 end process。 end rtl。 數(shù)據(jù)轉(zhuǎn)換 模塊 X 的程序： library ieee。 use 。 use 。 entity x is port(daclk:in std_logic。 ascore,bscore:in integer range 0 to 8000。 age,ashi,abai,aqian,bge,bshi,bbai,dqian:out std_logic_vector(3 downto 0))。 end x 。 architecture rtl of x is begin process(daclk,ascore) 29 variable b1:integer range 0 to 8000。 variable b1a,b1b,b1c,b1d:std_logic_vector(3 downto 0)。 begin if(daclk39。event and daclk=39。139。)then if(b1ascore)then if(b1a=9 and b1b=9 and b1c=9)then b1a:=0000。 b1b:=0000。 b1c:=0000。 b1d:=b1d+1。 b1:=b1+1。 elsif(b1a=9 and b1b=9)then b1a:=0000。 b1b:=0000。 b1:=b1+1。 b1c:=b1c+1。 elsif(b1a=9)then b1a:=0000。 b1b:= b1b+1。 b1:= b1+1。 else b1a:= b1a+1。 b1:= b1+1。 end if。 else ashi= b1b。 age= b1a。 abai= b1c。 aqian= b1d。 b1:=0。 b1a:=0000。 b1b:=0000。 b1c:=0000。 b1d:=0000。 end if。 end if。 30 end process。 process(daclk,bscore) variable b2:integer range 0 to 8000。 variable b2a,b2b, b2c,b2d:std_logic_vector(3 downto 0)。 begin if(daclk39。event and daclk=39。139。)then if(b2bscore)then if(b2a=9 and b2b=9 and b2c=9)then b2a:=0000。 b2b:=0000。 b2c:=0000。 b2d:=b2d+1。 b2:=b2+1。 elsif(b2a=9 and b2b=9)then b2a:=0000。 b2b:=0000。 b2:= b2+1。 b2c:= b2c+1。 elsif(b2a=9)then b2a:=0000。 b2b:=b2b+1。 b2:=b2+1。 else b2a:= b2a+1。 b2:= b2+1。 end if。 else bshi=b2b。 bge=b2a。 bbai=b2c。 bqian=b2d。 b2:=0。 b2a:=0000。 b2b:=0000。 b2c:=0000。 b2d:=0000。 31 end if。 end if。 end process。 end rtl。 顯示 模塊 XXX1 程序： library ieee。 use 。 use 。 entity XXX1 is port(c:in std_logic_vector(2 downto 0)。 dp:out std_logic。 a1,a2,a3,a4,b1,b2,b3,b4:in std_logic_vector(3 downto 0)。 d:out std_logic_vector(3 downto 0))。 end XXX1。 architecture rtl of xxx1 is begin process(c,a1,a2,a3,a4,b1,b2,b3,b4)。 variable b:std_logic_vector(2 downto o)。 begin b:=c。 case b is when” 000” =d=a1。 dp=’ 0’ 。 when” 001” =d=a2。 dp=’ 0’ 。 when” 010” =d=a3。 dp=’ 1’ 。 when” 011” =d=a4。 dp=’ 0’ 。 when” 100” =d=b1。 dp=’ 0’ 。 when” 101” =d=b2。 dp=’ 0’ 。 when” 110” =d=b3。 dp=’ 1’ 。 when” 111” =d=b4。 32 dp=’ 0’ 。 when others=null。 end case。 end process。 end rtl。 數(shù)據(jù)選擇 模塊 SE 程序： library ieee。 use 。 use 。 entity se is port(clk:in std_logic。 a:out std_logic_vector(2 down to 0))。 end se。 architecture rtl of se is begin process(clk) variable b:std_logic_bector(2 downto 0)。 begin if(clk’ event and clk=’ 1’ )then if(b=” 111” )then b:=” 000” 。 else b:=b+1。 end if。 end if。 a=b。 end process。 end rtl。 數(shù)碼管譯碼 模塊 DI 程序： library ieee。 use 。 use 。 entity di is port(d:in std_logic_vector(3 downto 0)。 q:out std_logic_vector(6 downto 0))。 end di。 33 architecture rtl of di is begin process(d) begin case d is when” 0000” =q=” 0111111” 。 when” 0001” =q=” 0000110” 。 when” 0010” =q=” 1011011” 。 when” 0011” =q=” 1001111” 。 when” 0100” =q=” 1100110” 。 when” 0101” =q=” 1101101” 。 when” 0110” =q=” 1111101” 。 when” 0111” =q=” 0100111” 。 when” 1000” =q=” 1101111” 。 when others=q=” 1101111” end case。 end process。 end rtl。 34 參考文獻(xiàn) [1] 金西 .VHDL 與復(fù)雜數(shù)字系統(tǒng)設(shè)計(jì) [M].西安：西安電子科技大學(xué)出版社， 2021： 107150. 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Using Block RAM in Spartan3 Generation FPGAs[M].. 35 致 謝 感謝學(xué)院提供一個(gè)良好的學(xué)習(xí)環(huán)境，經(jīng)過大學(xué) 四年的學(xué)習(xí)，本人在學(xué)術(shù)、思想道德修養(yǎng)等方面得到極大的提高和發(fā)展。而專業(yè)方面 取得長足的提高得益于各位經(jīng)驗(yàn)豐富的教授和老師的悉心教導(dǎo)，令我掌握了扎實(shí)的專業(yè)知 識，在此我對各位老師的栽培和關(guān)心表示衷心的感謝。 本論文是本人在大學(xué)學(xué)習(xí)的一個(gè)總結(jié)，同時(shí)是 檢閱我在四年學(xué)習(xí)的成果。通過這一課題的研究，我收獲很多，同時(shí)也發(fā)現(xiàn)到在這一 領(lǐng)域認(rèn)識也是尚淺的。由于個(gè)人的經(jīng)驗(yàn)不足，在完成設(shè)計(jì)的過程中遇到很 多困難，是 尹雪梅 導(dǎo)師從旁給予莫大的支持和幫助，本人對 尹老師的嚴(yán)謹(jǐn)?shù)膶W(xué)術(shù)態(tài)度、豐富的實(shí)踐閱歷表示 我崇高的敬意， 在此本人對 尹 老師表示衷心的感謝 。 36