【正文】 ................................... 22 結(jié) 論 ...................................................................... 24 附錄 ....................................................................... 25 致 謝 ...................................................................... 35 1 前 言 隨著出租車(chē)行業(yè)的發(fā)展，對(duì)出租車(chē)計(jì)費(fèi)器的要求也越來(lái)越高。隨著微電子技術(shù)的迅猛發(fā)展，速度更快、集成度更高的 FPGA 不斷出現(xiàn)，芯片上包含的資源也越來(lái)越豐富，可實(shí)現(xiàn)的功能越來(lái)越強(qiáng)，這使得 FPGA 在電子電路設(shè)計(jì)中扮演的角色越來(lái)越重要 。這樣做減少了系統(tǒng)的功耗和成本 ,提高了性能和可靠性。在 VHDL語(yǔ)言中，設(shè)計(jì)的原始描述可以非常簡(jiǎn)練，經(jīng)過(guò)層層加強(qiáng)后，最終可成為直接付諸生產(chǎn)的電路或版圖參數(shù)描述。 4 (3) 降低了硬件電路設(shè)計(jì)難度 使用傳統(tǒng)的硬件電路設(shè)計(jì)方法時(shí) ， 往往要求設(shè)計(jì)人員設(shè)計(jì)電路前寫(xiě)出該電路的邏輯表達(dá)式和真值表 ， 然后進(jìn)行化簡(jiǎn)等 ， 這 使得工作起來(lái)相當(dāng)困難和煩雜 ， 特別是在設(shè)計(jì)復(fù)雜系統(tǒng)時(shí) ， 工作量大而且 容易出錯(cuò)。開(kāi)展 “數(shù)控化 ”工程和 “數(shù)字化 ”工程。 硬件描述語(yǔ)言（ HDL）是一種用于設(shè)計(jì)硬件電子系統(tǒng)的計(jì)算機(jī)語(yǔ)言，它用軟件編程的方式來(lái)描述電子系統(tǒng)的邏輯功能、電路結(jié)構(gòu)和連接形式，與傳統(tǒng)的門(mén)級(jí)描述方式相比，它更適合大規(guī)模系統(tǒng)的設(shè)計(jì)。于是，美國(guó)于 1981年提出了一種新的、標(biāo)準(zhǔn)化的 HDL，稱之為 VHSIC（ Very High Speed Integrated Circuit） Hardware Description Language，簡(jiǎn)稱 VHDL。這一層次稱為寄存器傳輸描述（又稱數(shù)據(jù)流描述）。 EDA技術(shù)的每一次進(jìn)步，都引起了設(shè)計(jì)層次上的一次飛躍，從設(shè)計(jì)層次上分， 70年代為物理級(jí)設(shè)計(jì) (CAD)， 80年代為電路級(jí)設(shè)計(jì) (CAE)， 90年代進(jìn)入到系統(tǒng)級(jí)設(shè)計(jì) (EDA)。 并且由于分立器件多，必然造成電源功耗大，芯片易發(fā)熱，影響芯片的使用壽命。設(shè)計(jì)輸入通常有以下幾種形式 ： ● 原理圖輸入方式 是一種最直接的設(shè)計(jì)描述方式，要設(shè)計(jì)什么，就從軟件系統(tǒng)提供的元件庫(kù)中調(diào)出來(lái)，畫(huà)出原理圖。器件在編程完畢后，可以用編譯時(shí)產(chǎn)生的 文件對(duì)器件進(jìn)行校驗(yàn)、加密等工作。 （ 4）通過(guò)分析可以設(shè)計(jì)出系統(tǒng)的頂層框圖如圖 22 所示： 圖 22 系統(tǒng)的頂層框圖 12 第三章 基于 FPGA 的 硬件 設(shè)計(jì) 電源電路設(shè)計(jì) 板子由外部提供 5V 電源，使用的圓頭插座的封裝，可以直接用 5V 的電源適配器插上使用，不需要直流穩(wěn)壓電源， FPGA 的 IO 的電源是 ，內(nèi)核的電壓是 ，所以用上兩個(gè) LEO，一個(gè)將 5V 轉(zhuǎn)到 ，另一個(gè)將 轉(zhuǎn)到 ，加上一些濾波電容，板上的其他外設(shè)的電源均是 ，另外有 的電源指示燈，表示電源是否正常，還有防反插二極管，防止電源反插，對(duì)器件造成損壞電路圖如圖 31所示。對(duì)于用該板作開(kāi)發(fā)的用戶來(lái)說(shuō)，可以把按鍵當(dāng)成鍵盤(pán)控制，而把 LED 當(dāng)成提示來(lái)用。并以高低脈沖模擬出租汽車(chē)啟動(dòng)、停止、暫停、加速按鈕，具有輸入信號(hào)的作用。該模塊輸入端為時(shí)鐘輸入，輸出端為分頻后數(shù) 據(jù)選擇輸出，實(shí)現(xiàn)數(shù)碼管的位選。 architecture rtl of jifei is begin process(clk,start,stop,pause,js) variable a,b:std_logic。039。 num:=0。039。 use 。 elsif(b1a=9 and b1b=9)then b1a:=0000。 b1b:=0000。 elsif(b2a=9 and b2b=9)then b2a:=0000。 b2b:=0000。 variable b:std_logic_vector(2 downto o)。 when” 111” =d=b4。 end if。 when” 0110” =q=” 1111101” 。 34 參考文獻(xiàn) [1] 金西 .VHDL 與復(fù)雜數(shù)字系統(tǒng)設(shè)計(jì) [M].西安：西安電子科技大學(xué)出版社， 2021： 107150. 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Using Block RAM in Spartan3 Generation FPGAs[M].. 35 致 謝 感謝學(xué)院提供一個(gè)良好的學(xué)習(xí)環(huán)境，經(jīng)過(guò)大學(xué) 四年的學(xué)習(xí)，本人在學(xué)術(shù)、思想道德修養(yǎng)等方面得到極大的提高和發(fā)展。 use 。 數(shù)據(jù)選擇 模塊 SE 程序： library ieee。 when” 010” =d=a3。 end rtl。 b2:=b2+1。 process(daclk,bscore) variable b2:integer range 0 to 8000。 b1:= b1+1。 architecture rtl of x is begin process(daclk,ascore) 29 variable b1:integer range 0 to 8000。 elsif(chf=2021 and a=39。039。139。139。在出租車(chē)計(jì)費(fèi)系統(tǒng)的 5個(gè)模塊中 ，重點(diǎn)在于 JIFEI模塊， X模塊、 XXX1模塊。這里采用模仿微機(jī)的 AF標(biāo)志位，在其設(shè)立一個(gè)半進(jìn)位標(biāo)志，當(dāng)累加和大于 9或半進(jìn)位標(biāo)志為 “1”時(shí)，對(duì)其累加和調(diào)整。 濾波電容 濾波電容用來(lái)對(duì) FPGA 電源濾波。 調(diào)試的時(shí)候 流程是：修改設(shè)計(jì)，編譯然后通過(guò) JTAG下載到 FPGA 內(nèi)部運(yùn)行，一直這 13 樣進(jìn)行 直 到 設(shè)置成功，最后才把代碼固化到配置存儲(chǔ)器里面。車(chē)暫時(shí)停止（行駛中遇紅燈或中途暫時(shí)停車(chē)）不計(jì)費(fèi)，車(chē)費(fèi)保持不變。 (3)功能仿真 功能仿真也叫前仿真。它是由邏輯函數(shù)發(fā)生器、觸發(fā)器、數(shù)據(jù)選擇器等電路組成。 系統(tǒng)級(jí)設(shè)計(jì) 進(jìn)人 90年代以來(lái)，電子信息類產(chǎn)品的開(kāi)發(fā)明 顯呈現(xiàn)兩個(gè)特點(diǎn)：一是產(chǎn)品復(fù)雜程度提高；二是產(chǎn)品上市時(shí)限緊迫。此時(shí)，如果需要，可將邏輯綜合的結(jié)果以邏輯原理圖的方式輸出。 使用期長(zhǎng)，不會(huì)因工藝變化而使描述過(guò)時(shí)。寄存器傳輸級(jí)和邏輯門(mén)多個(gè)設(shè)計(jì) 層次，支持結(jié)構(gòu)、數(shù)據(jù)流和行為三種描述形式的混合描述，因此 VHDL幾乎覆蓋了以往各種硬件俄 語(yǔ)言的功能，整個(gè)自頂向下或由下向上的電路設(shè)計(jì)過(guò)程都可以用 VHDL來(lái)完成。但各國(guó)也正在努力開(kāi)發(fā)相應(yīng)的工具。 70年代為計(jì)算機(jī)輔助設(shè)計(jì) (CAD)階段，人們開(kāi)始用計(jì)算機(jī)輔助進(jìn)行 IC版圖編輯、 PCB布局布線，取代了手工操作。 3 第一章 緒 論 FPGA 的 概述 FPGA（ Field－ Programmable Gate Array），即現(xiàn)場(chǎng)可編程門(mén)陣列，它是在 PAL、 GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。目前，業(yè)界大量可編程邏輯器件(PLD)，尤其是現(xiàn)場(chǎng)可編程邏輯器件 (FPLD)被大量地應(yīng)用在 ASIC的制作當(dāng)中。出租車(chē)計(jì)價(jià)器的功能從剛開(kāi)始的只顯示路程（需要司機(jī)自己定價(jià)，計(jì)算后四舍五入），到能夠自主計(jì)費(fèi)，以及現(xiàn)在的能夠打發(fā)票和語(yǔ)音提示、按時(shí)間自主變動(dòng)單價(jià)等功能。 四：計(jì)費(fèi)器系統(tǒng)的軟件設(shè)計(jì)。 常用的硬件描述語(yǔ)言有 ABEL,VHDL語(yǔ)言等，其中ABEL是一種簡(jiǎn)單的硬件描述語(yǔ)言，其支持布爾方程、真值表、狀態(tài)機(jī)等邏輯描述，適用于計(jì) 數(shù)器、譯碼器、運(yùn)算電路、比較器等邏輯功能的描述； VHDL語(yǔ)言是一種行為描述語(yǔ)言，其編程結(jié)構(gòu)類似于計(jì)算機(jī)中的 C語(yǔ)言，在描述復(fù)雜邏輯設(shè)計(jì)時(shí)，非常簡(jiǎn)潔，具有很強(qiáng)的邏輯描述和仿真能力，是未來(lái)硬件設(shè)計(jì)語(yǔ)言的主流。 隨著大規(guī)模專用集成電路的開(kāi)發(fā)和研制 ， 為了提高開(kāi)發(fā)的效率和增加已有開(kāi)發(fā)成果的可繼承性 ， 縮短開(kāi)發(fā)周期 ， 各種新興的 EDA 開(kāi)發(fā)工具開(kāi)始出現(xiàn) ， 特別是硬件描述語(yǔ)言 HDL 的出現(xiàn) ， 使得傳統(tǒng)的硬件電路設(shè)計(jì)方法發(fā)生了巨大的變革 ， 就是從系統(tǒng)總體的要求出發(fā) ，自上而下的逐步將設(shè)計(jì)內(nèi)容細(xì)化 ， 最后完成系統(tǒng)的整體設(shè)計(jì)。 在信息通信領(lǐng)域，要優(yōu)先發(fā)展高速寬帶信息網(wǎng)、深亞微米集成電路、新型元器件、計(jì)算機(jī)及軟件技術(shù)、第三代移動(dòng)通信技術(shù)、信息管理、信息安全技術(shù)，積極開(kāi)拓以數(shù)字技術(shù)、網(wǎng)絡(luò)技術(shù)為基礎(chǔ)的新一代信息產(chǎn)品，發(fā)展新興產(chǎn)業(yè)，培育 新的經(jīng)濟(jì)增長(zhǎng)點(diǎn)。 EDA水平不斷提高，設(shè)計(jì)工具趨于完美的地步。為了提高開(kāi)發(fā)的效率，增加已有開(kāi)發(fā)成果的可繼承性以及縮短開(kāi)發(fā)周期，各 ASIC 6 研制和生產(chǎn)廠家相繼開(kāi)發(fā)了具有自己特色的電路硬件描述語(yǔ)言（ Hardware Description Language，簡(jiǎn)稱 HDL）。一般來(lái)說(shuō)，對(duì)系統(tǒng)進(jìn)行行為描述的目的是試圖在系統(tǒng)設(shè)計(jì)的初始階段，通過(guò)對(duì)系統(tǒng)行為描述的仿真來(lái)發(fā)現(xiàn)設(shè)計(jì)中存在的 問(wèn)題。 EDA系統(tǒng)框架結(jié)構(gòu)（ FRAMEWORK）是一套配置和使用 EDA軟件包的規(guī)范。以出租車(chē)多功能計(jì)費(fèi)器為例，傳統(tǒng)的計(jì)費(fèi)器常以 MCS251系列單片機(jī)為其核心主控部件，如 89C51RC2， LPD78F0034 等，該系列的單片機(jī)工作頻率一般不大于 24MHz，而且可擴(kuò)展的資源有限， 最大能夠擴(kuò)展的程序空間和內(nèi)存空間一般都只有 64kB，很難勝任出租車(chē)多功能計(jì)費(fèi)器的不斷升級(jí)要求。設(shè)計(jì)人員根據(jù)任務(wù)要求，如系統(tǒng)的功能和復(fù)雜度，對(duì)工作速度和器件本身的資源、成本及連線的可布性等方面進(jìn)行權(quán)衡，選擇合適的設(shè)計(jì)方案和合適的器件類型。因此在設(shè)計(jì)處理以后，對(duì)系統(tǒng)和各模塊進(jìn)行時(shí)序仿真，分析其時(shí)序關(guān)系，估計(jì)設(shè)計(jì)的性能，以及檢查和消除競(jìng)爭(zhēng)冒險(xiǎn)等是非常有必要的。 （ 2）行駛過(guò)程中車(chē)費(fèi)附加 50%的功能：由比較器實(shí)現(xiàn)。和 51 配合使用的時(shí)候， 51 和 FPGA之間是總線的接口， FPGA相當(dāng)于是 51 的一個(gè)存儲(chǔ)器映射外設(shè)，操作的時(shí)候注意讀寫(xiě)，另外不使用的時(shí)候要把數(shù)據(jù)線變?yōu)槿龖B(tài)。輸入端口 START、 STOP、 PAUSE、 JS分別為汽車(chē)起動(dòng)、停止、暫 停、加速按鍵； 輸出端口 CHEFEI[12..0]和 LUC[12..0]分別是輸出車(chē)費(fèi)和路程。但只要掃描頻率不小于 24 Hz，人眼就感覺(jué)不到顯示器的閃爍。 entity jifei is port (clk,start,stop,pause,js:in std_logic。 aa:=0。)then num:=num+1。139。 end process。 b1c:=0000。 aqian= b1d。 b2c:=0000。 bqian=b2d。 d:out std_logic_vector(3 downto 0))。 dp=’ 0’ 。 begin if(clk’ event and clk=’ 1’ )then if(b=” 111” )then b:=” 000” 。 when” 0011” =q=” 1001111”