【正文】 而專業(yè)方面 取得長足的提高得益于各位經(jīng)驗豐富的教授和老師的悉心教導(dǎo)，令我掌握了扎實的專業(yè)知 識，在此我對各位老師的栽培和關(guān)心表示衷心的感謝。 when” 0101” =q=” 1101101” 。 entity di is port(d:in std_logic_vector(3 downto 0)。 end if。 use 。 dp=’ 1’ 。 dp=’ 1’ 。 architecture rtl of xxx1 is begin process(c,a1,a2,a3,a4,b1,b2,b3,b4)。 顯示 模塊 XXX1 程序： library ieee。 b2a:=0000。 else b2a:= b2a+1。 b2:=b2+1。 variable b2a,b2b, b2c,b2d:std_logic_vector(3 downto 0)。 b1a:=0000。 else b1a:= b1a+1。 b1:=b1+1。 variable b1a,b1b,b1c,b1d:std_logic_vector(3 downto 0)。 數(shù)據(jù)轉(zhuǎn)換 模塊 X 的程序： library ieee。139。 else a:=39。and pause=39。 if(num=9)then lc:=lc+5。 and js=39。 elsif(start=39。)then if(stop=39。 end jifei。 JIFEI模塊主要有汽車的啟動、停止、暫停、加速按鍵； X模塊主要是把車費和路程轉(zhuǎn)化為 4位十進制； X模塊是將車費和路程顯示出來。 20 圖 45 顯示 模塊 XXX1 數(shù)據(jù)選擇 模塊 SE 的實現(xiàn) 數(shù)據(jù)選擇 模塊 SE見圖 46。 圖 44 數(shù)據(jù)轉(zhuǎn)換 模塊 X 顯示 模塊 XXX1 的實現(xiàn) 顯示 模塊 XXX1見圖 45。計費標(biāo)準(zhǔn)為：對車輪傳感器傳送的脈沖信號進行計數(shù) (每轉(zhuǎn) 一圈傳送一個脈沖 )，按行駛里程計費，起步價為 ，并在車行 3 km后按 車開始啟動 里程不計數(shù) 里程計數(shù) 里程顯示 計費器計數(shù) 車費顯示 車跑完成一次后 車費、里程清零 YES YES YES NO NO 19 元／ km計費，當(dāng)計費器達到或超過 20元時，每公里加收 50％的車費，車停止不計費。 用戶擴展接口 用戶擴展接口一共有三組：分別是 20x 10x 10x2 的三組，用戶根據(jù)自己的需要擴展外部電路。按鍵和 LED 可以用外當(dāng)成最簡單的外設(shè)，用和來控制這些外 設(shè)。 這樣需要對 JTAG下載和 EPCS 下載，老的方案需要兩種下載電路，現(xiàn)在我們根據(jù)新的設(shè)計方案制了一塊 FPGA 的下載板，既可以下載 FTAG，也可以下載 EPCS， 另外對 Altera 系列的所有的可編程器件都支持。用專用模塊來實現(xiàn)，完成數(shù)據(jù)的輸入即動態(tài)數(shù)據(jù)的顯示。若停止則車費清零，等待下一次計費的開始 出租車計費器系統(tǒng)軟件結(jié)構(gòu)圖 （ 1） 根據(jù)出租車計費原理，將出租車計費部分由 5 個計數(shù)器來完成分別為 counterA，counterB， counterC， counterD， counterE。 (6)器件編程測試 時序仿真完成后，軟件就可產(chǎn)生供器件編程使用的數(shù)據(jù)文件。用戶所設(shè)計的電路必須在編譯之前進行邏輯功能驗證，此時的 仿真沒有延時信息，對于初步的功能檢測 十分 方便。 (2)設(shè)計輸入 設(shè)計人員將所設(shè)計的系統(tǒng)或電路以開發(fā)軟件要求的某種形式表示出來，并送入計算機的過程稱為設(shè)計輸入。 IOB提供了器件引腳和內(nèi)部邏輯陣列之間的連接 ； 一般排列在芯片的四周，主要 由輸入觸發(fā)器、輸入緩沖器、輸出觸發(fā) / 鎖存器和輸出緩沖器組成。在 主控 模塊中又包括 CPU 子模塊， 語音識別子模塊，串口通信子模塊，復(fù)位、看門狗及電源監(jiān)控子模塊，打印子模塊等，硬件電路復(fù)雜，不利于系統(tǒng)功能升級，容易在運營過程中產(chǎn)生干擾，影響系統(tǒng)的使用 。然而，電路級設(shè)計本質(zhì)上是基于門級描述的單層次設(shè)計，設(shè)計的所有工作（包括設(shè)計忙人、仿真和分析、設(shè)計修改等）都是在基本邏輯門這一層次上進行的，顯然這種設(shè)計方法不能適應(yīng)新的形勢，一種高層次的電子設(shè)計方法，也即系統(tǒng)級設(shè)計方法，應(yīng)運而生?？蚣芙Y(jié)構(gòu)能將來自不同 EDA廠商的工具軟件進行優(yōu)化組合，集成在一個易于管理的統(tǒng) 一的環(huán)境之下，而且還支持任務(wù)之間、設(shè)計師之間以及整個產(chǎn)品開發(fā)過程中的信息傳輸與共享，是并行工程和自頂向下設(shè)計施的實現(xiàn)基礎(chǔ)。此后可對綜合的結(jié)果在門電路級上進行仿真，并檢查其時序關(guān)系。 第二層次是 RTL方式描述。因為 VHDL的硬件描述與工藝無關(guān)，當(dāng)工藝改變時，只需修改相應(yīng)程序中的屬性參數(shù)即可。因此，開發(fā)一種強大的、標(biāo)準(zhǔn)化的硬件描述語言作為可相互交流的設(shè)計環(huán)境已勢在必行。 VHDL還具有 以下優(yōu) 點： (1)VHDL的寬范圍描述能力使它成為高層進設(shè)計的核心，將設(shè)計人員的工作重心 提高到了系統(tǒng)功能的實現(xiàn)與調(diào)試，而花較少的精力于物理實現(xiàn)。 （把這一頁中的字母數(shù)字改為 times new roman格式 ） 可編程邏輯器件自 70年代以來，經(jīng)歷了 PAL、 GALGPLD、 FPGA幾個發(fā)展階段，其中CPLD／ FPGA高密度可編程邏輯器件，目前集成度已高達 200萬門／片，它將各模塊 ASIC集成度高的優(yōu)點和可編程邏輯器件設(shè)計生產(chǎn)方便的特點結(jié)合在一起，特別適合于樣品研制或小批量產(chǎn)品開發(fā)，使產(chǎn)品能 以最快的速度上市，而當(dāng)市場擴大時，它可以很容易地轉(zhuǎn)換掩模 ASIC實現(xiàn)，因此開發(fā)風(fēng)險也大為降低。日本、韓國都有 ASIC設(shè)計工具，但不對外開放 。有條件的企業(yè)可開展 “網(wǎng)絡(luò)制造 ”，便于合作設(shè)計、合作制造，參與國內(nèi)和國際競爭。 80年代為計算機輔助工程 (CAE)階段。 (2) 采用系統(tǒng)早期仿真 在自上而下的設(shè)計過程中 ， 每級都進行仿真 ， 從而可以在 早期 的系統(tǒng)設(shè)計中 發(fā)現(xiàn)設(shè)計存在的問題 ， 這樣就可以大大縮短系統(tǒng)設(shè)計的周期 ， 降低費用。它是作為 專用集成電路 (ASIC)領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點。 覆蓋面廣，描述能力強，是一個多層次的硬件描述語言。在可編程集成電路的開發(fā)過程中， 以計算機為工作平臺，融合了應(yīng)用電子技術(shù)、計算機技術(shù)、智能化技術(shù)最新成果 的電子設(shè)計自動化 (EDA)技術(shù) 主要能輔助進行三方面的設(shè)計工作： IC設(shè)計 ,電子電路設(shè)計以及 PCB設(shè)計 理想的可編程邏輯開發(fā)系統(tǒng)能符合大量的 設(shè)計要求：它能夠支持不同結(jié)構(gòu)的器件，在多種平臺運行，提供易于使用的界面，并且有廣泛的特征。 2 研究方法、手段及步驟： 1. 原理圖設(shè)計：針對本設(shè)計進行相關(guān)硬件的原理設(shè)計，配合查閱網(wǎng)上資料 2. 用 Protel 軟件繪制原理圖 3. 用 VHDL 語言進行軟件設(shè)計 4. 用 MAX+PLUSⅡ 對出租車計費系統(tǒng)進行仿真 參考文獻： [1] 金西 .VHDL 與復(fù)雜數(shù)字系統(tǒng)設(shè)計 [M].西安：西安電子科技大學(xué)出版社， 2021：107150. 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Using Block RAM in Spartan3 Generation FPGAs[M].. 3 基于 FPGA 的 出租車計費器系統(tǒng)的 設(shè)計 摘 要 隨著可編程邏輯器件設(shè)計技術(shù)的發(fā)展 ,每個邏輯器件中門電路的數(shù)量越來越多 ,一個邏輯器件就可以完成本來要由 很多分立邏輯器件和存儲芯片完成的功能。隨著城市旅游業(yè)的發(fā)展，出租車行業(yè)已成為城市的窗口，象征著一個城市的文明程度。 我國在 70 年代開始出現(xiàn)出租車，但那時的計費系統(tǒng)大都是國外進口不但不夠準(zhǔn)確，價格還十分昂貴。 三： FPGA 的硬件設(shè)計。二十世紀(jì)后半期，隨著集成電路和計算機技術(shù)的飛速發(fā)展，數(shù)字系統(tǒng)也得到了飛速發(fā)展，其實現(xiàn)方法經(jīng)歷了由分立元件、 SSI、 MSI到 LSI、 VLSI以及 UVLSI的過程。 編程器是一種專門用于對可編程器（如 EPROM,EEPROM,GAL,CPLD,PAL等）進行編程的專業(yè)設(shè)備 PLD器件的邏輯功能描述一般分為原理圖描述和硬件描述語言描述，原理圖描述是一種直觀簡便的方法，它可以將現(xiàn)有的小規(guī)模集成電路實現(xiàn)的功能直接用 PLD器件來實現(xiàn)，而不必去將現(xiàn)有的電路用語言來描述，但電路圖描述方法無法做到簡練；硬件描述語言描述是可編程器件設(shè)計的另一種描述方法，語言描述可能精確和簡練地表示電路的邏輯功能，現(xiàn)在 PLD的設(shè)計過程中廣泛使用 。支持大規(guī)模設(shè)計的分解 2 和已有設(shè)計的再利用。另外 ，由于設(shè)計文件是原理圖 ， 如果設(shè)計的系統(tǒng)比較 復(fù)雜 ， 那么其原理圖就要成千上萬張 ， 給存檔、閱讀和修改都帶來了不便。 EDA 發(fā)展概況 電子設(shè)計技術(shù)的核心就是 EDA技術(shù)， EDA是指以計算機為工作臺，融合應(yīng)用電子技術(shù)、計算機技術(shù)、智能化技術(shù)最新成果而研制成的電子 CAD通用軟件包，主要能輔助進行三方面的設(shè)計工作，即 IC設(shè)計、電子電路 設(shè)計和 PCB設(shè)計。為了與臺灣和美國的設(shè)計工程師形成更有力的競爭，中國的設(shè)計隊伍有必要購入一些最新的 EDA技術(shù)。 中國自 1995年以來加速開發(fā)半導(dǎo)體產(chǎn)業(yè)，先后建立了幾所設(shè)計中心，推動系列設(shè)計活動以應(yīng)對亞太地區(qū)其它 EDA市場的競爭。 EDA技術(shù)的應(yīng)用廣泛，現(xiàn)在已涉及到各行各業(yè)。為了克服以上不足， 1985年美國國防部正式推出了高速集成電路硬件描述語言 VHDL， 1987年 IEEE采納VHDL為硬件描述語言標(biāo)準(zhǔn)（ IEEE STD 1076）。采用傳統(tǒng)方法設(shè)計數(shù)字系統(tǒng)，特別是當(dāng)電路系統(tǒng)非常龐大時，設(shè)計者必須具備較好的設(shè)計經(jīng)驗，而且繁雜多樣的 原理圖的閱讀和修改也給設(shè)計者帶來諸多的不便。在 VHDL語言中，設(shè)計的原始描述可以非常簡練，經(jīng)過層層加強后，最終可成為直接付諸生產(chǎn)的電路或版圖參數(shù)描述。所謂行為描述，實質(zhì)上就是對整個系統(tǒng)的數(shù)學(xué)模型的描述。 第三層次是邏輯綜合。所以利用VHDL語言設(shè)計數(shù)字系統(tǒng)時，可以根據(jù)硬件電路的設(shè)計需要，自行利用 PLD設(shè)計自用的 ASIC芯片 ，而無須受通用元器件的限制。后仿真主要是檢驗 PCB板在實際工作環(huán)境中的可行性。傳統(tǒng)國內(nèi)外出租車計費器多數(shù)由單片機實現(xiàn)，升級繁瑣，成本高。 9 第二章 總體結(jié)構(gòu)與工作原理 FPGA 結(jié)構(gòu) FPGA 一般 由三種可編程電路和一個用于存放編程數(shù)據(jù)的 SRAM 組成 ， 這三種可編程電路 包括 可編 程邏輯塊 (CLB) 、輸入 / 輸出模塊 ( IOB) 和互聯(lián)資 ( I