【正文】 R) 。 (1)設(shè)計(jì)準(zhǔn)備 在系統(tǒng)設(shè)計(jì)之前，首先要進(jìn)行方案論證、系統(tǒng)設(shè)計(jì)和器件選擇等準(zhǔn)備工作。 ● 波形輸入方式 10 波形輸入方式主要是用來建立和編輯波形設(shè)計(jì)文件，以及輸入仿真向量和功能測試向量。由于不同器件的內(nèi)部延時不一樣，不同的布局布線方案也給延時造成不同的影響。 （ 2）車行駛超過 3 km后 ,按每公里 元計(jì)費(fèi)（在 元基礎(chǔ)上每行駛 1 km車費(fèi)加 元） ,車費(fèi)依次累加。⑤計(jì)數(shù)器 E 完成模擬實(shí)現(xiàn)車行駛 100 m的功能。這樣， FPGA就需要非易失性存儲器用來存放代碼，每次上點(diǎn)后把代碼從配置芯片讀掃 FPGA然后運(yùn)行。如果全局時鐘不夠，需要將預(yù)留給 51 的全局時鐘資源拿來用。 圖 34 復(fù)位電路原理圖 外部時鐘 該板上接一個外部晶振，晶振的頻率自 己可以任選，我們提供的是 10M 的晶振，用來做全局時鐘。 圖 41 系統(tǒng)總體框圖 18 程序流 程圖 圖 42 程序流程圖 系統(tǒng)各功能模塊的實(shí)現(xiàn) 信號輸入 模塊 JIFEI 的實(shí)現(xiàn) 圖 43 信號輸入 模塊 JIFEI 信號輸入 模塊 JIFEI見圖 43。該模塊通過開關(guān)量預(yù)置步長，當(dāng)超過一定預(yù)置參 數(shù)時改變步長。要注意的是如果選擇的掃描頻率不合適，可能會出現(xiàn)小數(shù)點(diǎn)閃動的情況。車暫時停止不計(jì)費(fèi)，車費(fèi)保 持不變。 use 。 begin if(clk39。139。 lc:=0。039。139。 if(aa=100)then a:=39。139。 luc=lc。 age,ashi,abai,aqian,bge,bshi,bbai,dqian:out std_logic_vector(3 downto 0))。 b1b:=0000。 elsif(b1a=9)then b1a:=0000。 abai= b1c。 end if。 b2b:=0000。 elsif(b2a=9)then b2a:=0000。 bbai=b2c。 end if。 a1,a2,a3,a4,b1,b2,b3,b4:in std_logic_vector(3 downto 0)。 when” 001” =d=a2。 when” 101” =d=b2。 end process。 architecture rtl of se is begin process(clk) variable b:std_logic_bector(2 downto 0)。 數(shù)碼管譯碼 模塊 DI 程序： library ieee。 when” 0010” =q=” 1011011” 。 end process。由于個人的經(jīng)驗(yàn)不足，在完成設(shè)計(jì)的過程中遇到很 多困難，是 尹雪梅 導(dǎo)師從旁給予莫大的支持和幫助，本人對 尹老師的嚴(yán)謹(jǐn)?shù)膶W(xué)術(shù)態(tài)度、豐富的實(shí)踐閱歷表示 我崇高的敬意， 在此本人對 尹 老師表示衷心的感謝 。 when” 1000” =q=” 1101111” 。 33 architecture rtl of di is begin process(d) begin case d is when” 0000” =q=” 0111111” 。 end process。 a:out std_logic_vector(2 down to 0))。 when others=null。 when” 100” =d=b1。 case b is when” 000” =d=a1。 entity XXX1 is port(c:in std_logic_vector(2 downto 0)。 b2d:=0000。 else bshi=b2b。 b2:= b2+1。139。 b1d:=0000。 else ashi= b1b。 b1:=b1+1。139。 entity x is port(daclk:in std_logic。 end if。 if(lc300)then null。 aa:=aa+1。 end if。139。039。 num:=0。 variable chf,lc:integer range 0 to 8000。 25 附錄 附錄 1： EP1C3T144 開發(fā)板的原理圖 26 附錄 2: EP1C3T144 開發(fā)板 PC 27 附錄 3 信號輸入 模塊 JIFEI 的程序： library ieee。 圖 47 數(shù)碼管譯碼 模塊 DE 21 第五章 系統(tǒng)仿真 信號輸入 模塊 X 的仿真結(jié)果 將車費(fèi)和路程轉(zhuǎn)換成 4位的十進(jìn)制如圖 51所示： 輸入端為： Daclk, ascore, bscore 輸出端為： Age, ashi, aqian, abai, bge, bshi, bqian, bbai。采用的是共陰極七段數(shù)碼管，根據(jù)十六進(jìn)制數(shù)和七段顯示段碼表的對應(yīng)關(guān)系 ，其中要求路程和車費(fèi)都要用 2位小數(shù)點(diǎn)來表示，所以須設(shè)置一個控制小數(shù)點(diǎn)的變量，即程序中的 dp。該模塊把車費(fèi)和路程轉(zhuǎn)化為 4位十進(jìn)制數(shù)， daclk的頻率要比clk快得多 。如果需要和 51 以外的單片機(jī)接口或者擴(kuò)展 也要通過這個端口。另外一個復(fù)位按鍵連接到 FPGA 的另外一個全局時鐘 上， 15 用來表示在設(shè)計(jì)的過程中的 reset 引腳。 這塊板子既可以單獨(dú)使用，也可以配合 51 的板子一 起使用。 FPGA 隨便也可以通過 JTAG 下載代碼到片子里面運(yùn)行。③計(jì)數(shù)器 C 完成車費(fèi)角和分。 圖 21 FPGA 硬件 結(jié)構(gòu)框圖 LED 外部時鐘 FPGA 復(fù)位 開關(guān) 擴(kuò)展接口 濾波電容 MCU 接口接口 用戶 接口 JTAG 電源 11 出租車計(jì)費(fèi)工作原理 實(shí)際中出租車的計(jì)費(fèi)工作原理一般分成 3 個階段： （ 1）車起步開始計(jì)費(fèi)。主要包括 ： 語法檢查和設(shè)計(jì)規(guī)則檢查 ， 邏輯優(yōu)化和綜合 ， 適配和分割 ， 布局和布線。 ● 硬件描述語言 是用文本方式描述設(shè)計(jì)。 FPGA 設(shè)計(jì)流程 可編程邏輯器件的設(shè)計(jì)是指利用 EDA 開發(fā)軟件和編程工具對器件進(jìn)行開發(fā)的過程。計(jì)費(fèi)系統(tǒng)在各大、中城市出租車中使用越來越廣泛。具有良好性能的計(jì)價器無論是對廣大出租車司機(jī)朋友還是乘客來說都是很必要的。 仿真通過后，根據(jù)原 理圖產(chǎn)生的電氣連接網(wǎng)絡(luò)表進(jìn)行 PCB板的自動布局布線。 系統(tǒng)可大量采用 PLD芯片。要想得到硬件的具體實(shí)現(xiàn)，必須將行為方式描述的 VHDL語言程序改寫為 RTL方式描述的 VHDL語言程序。 當(dāng)電路系統(tǒng)采用 VHDL語言設(shè)計(jì)其硬件時，與傳統(tǒng)的電路設(shè)計(jì)方法相比較，具有如下的特點(diǎn)： 即從系統(tǒng)總體要求出發(fā)，自上而下地逐步將設(shè)計(jì)的內(nèi)容細(xì)化，最后完成系統(tǒng)硬件的整體設(shè)計(jì)。設(shè)計(jì)者可以利用這種語言來描述自己的設(shè)計(jì)思想，然后利用電子設(shè)計(jì)自動化工具進(jìn)行仿真，再自動綜合到門電路，最后用 PLD實(shí)現(xiàn)其功能。(4)VHDL是一個標(biāo)準(zhǔn)語言，為眾多的 EDA廠商支持，因此移植性好。而且 VHDL語言可讀性強(qiáng)，易于修改和發(fā)現(xiàn)錯誤。據(jù)最新統(tǒng)計(jì)顯示，中國和印度正在成為電子設(shè)計(jì)自動化領(lǐng)域發(fā)展最快的兩個市場，年復(fù)合增長率分別達(dá)到了 50%和 30%。在 ASIC和 PLD設(shè)計(jì)方面，向超高速、高密度、低功耗、低電壓方向發(fā)展。 90年代為電子系統(tǒng)設(shè)計(jì)自動化 (EDA)階段。 (4) 主要設(shè)計(jì)文件使用 HDL 語言編寫的源程序 EDA 設(shè)計(jì)方法中主要使用的是 HDL 語言 ， 并可以將 HDL 語言編寫的源程序轉(zhuǎn)換成電 路 原理圖形式輸出。其主 要步驟是 ： 根據(jù)系統(tǒng)對硬件的要求 ， 詳細(xì)編制技術(shù)規(guī)格書 ， 并畫出系統(tǒng)控制流圖 ； 然后根據(jù)技術(shù)規(guī)格書和系統(tǒng)控制流圖 ， 對系統(tǒng)的功能進(jìn)行分化 ， 合理地劃分功能模塊 ， 并畫出系統(tǒng)功能框圖 ； 接著就是進(jìn)行各功能模塊的細(xì)化和電路設(shè)計(jì) ； 各個模塊的工能調(diào)試完以后 ， 將各個模塊的硬件電路連接起來 ， 再進(jìn)行調(diào)試 ， 最后就完成整個系統(tǒng)的硬件電路設(shè)計(jì)。使用期長，不會因工藝變化而使描述過時。 MAX+PLUSⅡ設(shè)計(jì)環(huán)境所提供的靈活性和高效性是無可比擬的。 該系統(tǒng)利用 VHDL 語言、 PLD 設(shè)計(jì) 出租車計(jì)費(fèi)系統(tǒng)， 以 MAX+PLUSⅡ 軟件作為開發(fā)平臺 ，設(shè)計(jì)了 出租車計(jì)費(fèi)器系統(tǒng) 程序并進(jìn)行了程序仿真。 研究內(nèi)容： 一： FPGA 的概述。 吉林大學(xué)珠海學(xué)院 畢 業(yè) 設(shè) 計(jì) 基于 FPGA 的 出租車計(jì)費(fèi)器系統(tǒng) 的設(shè)計(jì) 系 別 : 電子信息系 專 業(yè) 名 稱 : 電子信息科學(xué)與技術(shù) 學(xué) 生 姓 名 : 學(xué) 號 : 指導(dǎo)教師姓名、職稱： 完成日期 2021 年 5 月 1 日 1 吉林大學(xué)珠海學(xué)院本科畢業(yè)論文（設(shè)計(jì)）開題報(bào)告 選 題 基于 FPGA 的 出租車計(jì)費(fèi)器系統(tǒng) 的設(shè)計(jì) 院 系 電子信息系 專 業(yè) 電子信息科學(xué) 與技術(shù) 學(xué)生姓名 指導(dǎo)教師 本選題的意義及國內(nèi)外發(fā)展?fàn)顩r： 由于現(xiàn)場可編程邏輯陣列 FPGA 具有開發(fā)簡單、靜態(tài)可重復(fù)編程和動態(tài) 再 系統(tǒng)編程等特點(diǎn)，已經(jīng)成為當(dāng)今應(yīng)用最廣泛的可編程專用集成電路之一。而部分小城市尚未普及，但隨著城市建設(shè)日益加快，象征著城市面貌的出租車行業(yè)也將加速發(fā)展，計(jì)價器的普及也是毫無疑問的，所以未來汽車計(jì)價器的市場還是十分有潛力的 。 FPGA 就是目前最受歡迎的可編程邏輯器件之一。 Altered公司開發(fā)的 MAX+PLUSⅡ開發(fā)系統(tǒng)能充分滿足可編程邏輯設(shè)計(jì)所有要求。具有良好的可讀性，即容易被計(jì)算機(jī)接受，也容易被讀者理解。 FPGA 的優(yōu)越性 EDA 出現(xiàn)之 前 ， 人們用傳統(tǒng)的 自下而上的 硬件電路設(shè)計(jì)方法來設(shè)計(jì)系統(tǒng)。 FPGA 使用 HDL 語言 (硬件描述語言 ) ， 避免編寫邏輯表達(dá)式或真值表 ， 使設(shè) 計(jì)難度大 大 下降 ， 設(shè)計(jì)周期 也縮短了。 CAE的主要功能是：原理圖輸入，邏輯仿真，電路分析，自動布局布線， PCB后分析。自動化儀表的技術(shù)發(fā)展趨勢的測試技術(shù)、控制技術(shù) 與計(jì)算機(jī)技術(shù)、通信技術(shù)進(jìn)一步融合，形成測量、控制、通信與計(jì)算機(jī) (M3C)結(jié)構(gòu)。相信在不久的將來會有更多更好的設(shè)計(jì)工具有各地開花并結(jié)果。 例如一個 32位的加法器，利用圖形輸入軟件需要輸人 500至 1000個門，而利用 VHDL語言只需要書寫一行 “A＝ B＋ C”即可。 (3)VHDL的設(shè)計(jì)不依賴于特定的器件，方便了工藝的轉(zhuǎn)換。這是一種用形式化方法來描述數(shù)字電路和設(shè)計(jì)數(shù)字邏輯系統(tǒng) 的語言。 一個大規(guī)模的設(shè)計(jì)不可能由一個人獨(dú)立完成，必須由多人共同承擔(dān)， VHDL為設(shè)計(jì)的分解和設(shè)計(jì)的再利用提供了有力的支持。如前所述，用行為方式描述的系統(tǒng)結(jié)構(gòu)的程序，其抽象程度高，是很難直接映射到具體邏輯元件結(jié)構(gòu)的。 由自上而下的設(shè)計(jì)過程可知，從總體行為設(shè)計(jì)開始到最終的邏輯綜合，每一步都要進(jìn)行仿真檢查，這樣有利于盡早發(fā)現(xiàn)設(shè)計(jì)中存在的問題，從而可以大大縮短系統(tǒng)的設(shè)計(jì)周期。物理級設(shè)計(jì)主要指 IC版圖設(shè)計(jì)，一般由半導(dǎo)體廠家完成，對電子工程師沒有太大的意義，因此本文重點(diǎn)介紹電路級設(shè)計(jì)和系統(tǒng)級設(shè) 計(jì)。它關(guān)系著交易雙方的利益?；?FPGA的出租車計(jì)費(fèi)器不僅可以解決電子系統(tǒng)小型化、低功耗、高可靠性等問題，而且其開發(fā)周期短、開發(fā)軟件投入少、芯片價格不斷降低，特別是對小批量、多品種的產(chǎn)品需求，基于 FPGA的出租車計(jì)費(fèi)器已成首選?？删幊袒ヂ?lián)資源包括各種長度的金屬連線和一些可編程連接開關(guān) ， 它們將各個 CLB 之間和 IOB 之間互相連接起來 ， 構(gòu)成各種復(fù)雜 功能的系統(tǒng)。其優(yōu)點(diǎn)是容易實(shí)現(xiàn)仿真，便于信號的觀察和電路的調(diào)整 ； 缺點(diǎn)是效率低。在設(shè)計(jì)處理過程中，編譯軟件將對設(shè)計(jì)輸入文件進(jìn)行邏輯化簡、綜合優(yōu)化和 適配，最后產(chǎn)生編程用的編程文件。 FPGA 的硬件結(jié)構(gòu)圖 本論文基于 EP1C3T144 的 FPGA設(shè)計(jì)，結(jié)構(gòu)框圖如圖 21所示，