【正文】 ......................................................... 25 致 謝 ...................................................................... 35 1 前 言 隨著出租車行業(yè)的發(fā)展，對出租車計(jì)費(fèi)器的要求也越來越高。同時(shí)為了 提高 系統(tǒng)的可靠性與通用性，微處理器和專業(yè)集成電路 (ASIC)逐漸取代了通用全硬件 LSI電路，而 ASIC以其體積小、重量輕、功耗低、速 度快、成本低、保密性好而脫穎而出。在可編程集成電路的開發(fā)過程中， 以計(jì)算機(jī)為工作平臺，融合了應(yīng)用電子技術(shù)、計(jì)算機(jī)技術(shù)、智能化技術(shù)最新成果 的電子設(shè)計(jì)自動化 (EDA)技術(shù) 主要能輔助進(jìn)行三方面的設(shè)計(jì)工作： IC設(shè)計(jì) ,電子電路設(shè)計(jì)以及 PCB設(shè)計(jì) 理想的可編程邏輯開發(fā)系統(tǒng)能符合大量的 設(shè)計(jì)要求：它能夠支持不同結(jié)構(gòu)的器件，在多種平臺運(yùn)行，提供易于使用的界面，并且有廣泛的特征。 Altered公司開發(fā)的 MAX+PLUSⅡ開發(fā)系統(tǒng)能充分滿足可編程邏輯設(shè)計(jì)所有要求。其豐富的圖形界面，輔之以完整的、可及時(shí)訪問的在線文檔，使設(shè)計(jì)人員能夠輕松、愉快地掌握和使用MAX+PLUSⅡ軟件。 常用的硬件描述語言有 ABEL,VHDL語言等，其中ABEL是一種簡單的硬件描述語言，其支持布爾方程、真值表、狀態(tài)機(jī)等邏輯描述，適用于計(jì) 數(shù)器、譯碼器、運(yùn)算電路、比較器等邏輯功能的描述； VHDL語言是一種行為描述語言，其編程結(jié)構(gòu)類似于計(jì)算機(jī)中的 C語言，在描述復(fù)雜邏輯設(shè)計(jì)時(shí)，非常簡潔，具有很強(qiáng)的邏輯描述和仿真能力，是未來硬件設(shè)計(jì)語言的主流。 覆蓋面廣，描述能力強(qiáng)，是一個多層次的硬件描述語言。具有良好的可讀性，即容易被計(jì)算機(jī)接受，也容易被讀者理解。因?yàn)?VHDL的硬件 描述與工藝無關(guān)，當(dāng)工藝改變時(shí)，只需修改相應(yīng)程序中的屬性參數(shù)即可。一個大規(guī)模的設(shè)計(jì)不可能由一個人獨(dú)立完成，必須由多人共同承擔(dān)，VHDL為設(shè)計(jì)的分解和設(shè)計(jì)的再利用提供了有力的支持。它是作為 專用集成電路 (ASIC)領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。 FPGA 的優(yōu)越性 EDA 出現(xiàn)之 前 ， 人們用傳統(tǒng)的 自下而上的 硬件電路設(shè)計(jì)方法來設(shè)計(jì)系統(tǒng)。這種傳統(tǒng)的電路設(shè)計(jì)方法的系統(tǒng)仿真和調(diào)試要在系統(tǒng)的硬件完成后才能進(jìn)行 ， 因此存在的問題只有在后期才能發(fā)現(xiàn) ， 一旦考慮不周 ， 就要重新設(shè)計(jì) ， 使得設(shè)計(jì)的費(fèi)用和周期增大。 隨著大規(guī)模專用集成電路的開發(fā)和研制 ， 為了提高開發(fā)的效率和增加已有開發(fā)成果的可繼承性 ， 縮短開發(fā)周期 ， 各種新興的 EDA 開發(fā)工具開始出現(xiàn) ， 特別是硬件描述語言 HDL 的出現(xiàn) ， 使得傳統(tǒng)的硬件電路設(shè)計(jì)方法發(fā)生了巨大的變革 ， 就是從系統(tǒng)總體的要求出發(fā) ，自上而下的逐步將設(shè)計(jì)內(nèi)容細(xì)化 ， 最后完成系統(tǒng)的整體設(shè)計(jì)。 (2) 采用系統(tǒng)早期仿真 在自上而下的設(shè)計(jì)過程中 ， 每級都進(jìn)行仿真 ， 從而可以在 早期 的系統(tǒng)設(shè)計(jì)中 發(fā)現(xiàn)設(shè)計(jì)存在的問題 ， 這樣就可以大大縮短系統(tǒng)設(shè)計(jì)的周期 ， 降低費(fèi)用。 FPGA 使用 HDL 語言 (硬件描述語言 ) ， 避免編寫邏輯表達(dá)式或真值表 ， 使設(shè) 計(jì)難度大 大 下降 ， 設(shè)計(jì)周期 也縮短了。用 HDL 語言編寫的源程序作為歸檔文件有很多好處 ： 一是資料量小 ， 便于保存 ； 二是可繼承性好 ； 三是閱讀方便。 EDA技術(shù)已有 30年的發(fā)展歷程，大致可分為三個階段。 80年代為計(jì)算機(jī)輔助工程 (CAE)階段。 CAE的主要功能是：原理圖輸入，邏輯仿真，電路分析，自動布局布線， PCB后分析。 中國 EDA市場已漸趨成 熟，不過大部分設(shè)計(jì)工程師面向的是 PC主板和小型 ASIC領(lǐng)域，僅有小部分 (約 11%)的設(shè)計(jì)人員 開 發(fā)復(fù)雜的片上系統(tǒng)器件。 在信息通信領(lǐng)域，要優(yōu)先發(fā)展高速寬帶信息網(wǎng)、深亞微米集成電路、新型元器件、計(jì)算機(jī)及軟件技術(shù)、第三代移動通信技術(shù)、信息管理、信息安全技術(shù)，積極開拓以數(shù)字技術(shù)、網(wǎng)絡(luò)技術(shù)為基礎(chǔ)的新一代信息產(chǎn)品，發(fā)展新興產(chǎn)業(yè)，培育 新的經(jīng)濟(jì)增長點(diǎn)。有條件的企業(yè)可開展 “網(wǎng)絡(luò)制造 ”，便于合作設(shè)計(jì)、合作制造，參與國內(nèi)和國際競爭。自動化儀表的技術(shù)發(fā)展趨勢的測試技術(shù)、控制技術(shù) 與計(jì)算機(jī)技術(shù)、通信技術(shù)進(jìn)一步融合，形成測量、控制、通信與計(jì)算機(jī) (M3C)結(jié)構(gòu)。外設(shè)技術(shù)與EDA工程相結(jié)合的市場前景看好，如組合超大屏幕的相關(guān)連接，多屏 幕技術(shù)也有所發(fā)展。 5 在 EDA軟件開發(fā)方面，目前主要集中在美國。日本、韓國都有 ASIC設(shè)計(jì)工具，但不對外開放 。相信在不久的將來會有更多更好的設(shè)計(jì)工具有各地開花并結(jié)果。 EDA技術(shù)發(fā)展迅猛，完全可以用日新月異來描述。 EDA水平不斷提高，設(shè)計(jì)工具趨于完美的地步。 （把這一頁中的字母數(shù)字改為 times new roman格式 ） 可編程邏輯器件自 70年代以來，經(jīng)歷了 PAL、 GALGPLD、 FPGA幾個發(fā)展階段，其中CPLD／ FPGA高密度可編程邏輯器件，目前集成度已高達(dá) 200萬門／片，它將各模塊 ASIC集成度高的優(yōu)點(diǎn)和可編程邏輯器件設(shè)計(jì)生產(chǎn)方便的特點(diǎn)結(jié)合在一起，特別適合于樣品研制或小批量產(chǎn)品開發(fā)，使產(chǎn)品能 以最快的速度上市，而當(dāng)市場擴(kuò)大時(shí)，它可以很容易地轉(zhuǎn)換掩模 ASIC實(shí)現(xiàn)，因此開發(fā)風(fēng)險(xiǎn)也大為降低。 例如一個 32位的加法器，利用圖形輸入軟件需要輸人 500至 1000個門，而利用 VHDL語言只需要書寫一行 “A＝ B＋ C”即可。早期的硬件描述語言，如 ABEL、 HDL、 AHDL，由不同的 EDA廠商開發(fā)，互不兼容，而且不支持多 層次設(shè)計(jì)，層次間翻譯工作要由人工完成。 VHDL是一種全方位的硬件描述語言，包括系統(tǒng)行為級。 VHDL還具有 以下優(yōu) 點(diǎn)： (1)VHDL的寬范圍描述能力使它成為高層進(jìn)設(shè)計(jì)的核心，將設(shè)計(jì)人員的工作重心 提高到了系統(tǒng)功能的實(shí)現(xiàn)與調(diào)試，而花較少的精力于物理實(shí)現(xiàn)。 (3)VHDL的設(shè)計(jì)不依賴于特定的器件，方便了工藝的轉(zhuǎn)換。傳統(tǒng)的硬件電路設(shè)計(jì)方法是采用自下而上的設(shè)計(jì)方法，即根據(jù)系統(tǒng)對硬件的要求，詳細(xì)編制技術(shù)規(guī)格書，并畫出系統(tǒng)控制流圖；然后根據(jù)技術(shù)規(guī)格書和 系統(tǒng)控制流圖，對系統(tǒng)的功能進(jìn)行細(xì)化，合理地劃分功能模塊，并畫出系統(tǒng)的功能框圖；接著就進(jìn)行各功能模塊的細(xì)化和電路設(shè)計(jì)；各功能模塊電路設(shè)計(jì)、調(diào)試完成后，將各功能模塊的硬件電路連接起來再進(jìn)行系統(tǒng)的調(diào)試，最后完成整個系統(tǒng)的硬件設(shè)計(jì)。為了提高開發(fā)的效率，增加已有開發(fā)成果的可繼承性以及縮短開發(fā)周期，各 ASIC 6 研制和生產(chǎn)廠家相繼開發(fā)了具有自己特色的電路硬件描述語言（ Hardware Description Language，簡稱 HDL）。因此，開發(fā)一種強(qiáng)大的、標(biāo)準(zhǔn)化的硬件描述語言作為可相互交流的設(shè)計(jì)環(huán)境已勢在必行。這是一種用形式化方法來描述數(shù)字電路和設(shè)計(jì)數(shù)字邏輯系統(tǒng) 的語言。 覆蓋面廣，描述能力強(qiáng)，是一個多層次的硬件描述語言。 具有良好的可讀性，即容易被計(jì)算機(jī)接受，也容易被讀者理解。因?yàn)?VHDL的硬件描述與工藝無關(guān)，當(dāng)工藝改變時(shí)，只需修改相應(yīng)程序中的屬性參數(shù)即可。 一個大規(guī)模的設(shè)計(jì)不可能由一個人獨(dú)立完成，必須由多人共同承擔(dān)， VHDL為設(shè)計(jì)的分解和設(shè)計(jì)的再利用提供了有力的支持。在設(shè)計(jì)的過程中，對系統(tǒng)自上而下分成三個層次進(jìn)行設(shè)計(jì)： 第一層次是行為描述。一般來說，對系統(tǒng)進(jìn)行行為描述的目的是試圖在系統(tǒng)設(shè)計(jì)的初始階段，通過對系統(tǒng)行為描述的仿真來發(fā)現(xiàn)設(shè)計(jì)中存在的 問題。 第二層次是 RTL方式描述。如前所述，用行為方式描述的系統(tǒng)結(jié)構(gòu)的程序，其抽象程度高，是很難直接映射到具體邏輯元件結(jié)構(gòu)的。也就是說，系統(tǒng)采用 RTL方式描述，才能導(dǎo)出系統(tǒng)的邏輯表達(dá)式，才能進(jìn)行邏輯綜合。即利用邏輯綜合工具 ，將 RTL方式描述的程序轉(zhuǎn)換成用基本邏輯元件表示的文件（門級網(wǎng)絡(luò)表）。此后可對綜合的結(jié)果在門電路級上進(jìn)行仿真，并檢查其時(shí)序關(guān)系。 由自上而下的設(shè)計(jì)過程可知，從總體行為設(shè)計(jì)開始到最終的邏輯綜合，每一步都要進(jìn)行仿真檢查，這樣有利于盡早發(fā)現(xiàn)設(shè)計(jì)中存在的問題，從而可以大大縮短系統(tǒng)的設(shè)計(jì)周期。 7 由于目前眾多制造 PLD芯片的廠家，其工具軟件均 支持 VHDL語言的編程。 EDA系統(tǒng)框架結(jié)構(gòu)（ FRAMEWORK）是一套配置和使用 EDA軟件包的規(guī)范?？蚣芙Y(jié)構(gòu)能將來自不同 EDA廠商的工具軟件進(jìn)行優(yōu)化組合，集成在一個易于管理的統(tǒng) 一的環(huán)境之下，而且還支持任務(wù)之間、設(shè)計(jì)師之間以及整個產(chǎn)品開發(fā)過程中的信息傳輸與共享，是并行工程和自頂向下設(shè)計(jì)施的實(shí)現(xiàn)基礎(chǔ)。物理級設(shè)計(jì)主要指 IC版圖設(shè)計(jì)，一般由半導(dǎo)體廠家完成，對電子工程師沒有太大的意義，因此本文重點(diǎn)介紹電路級設(shè)計(jì)和系統(tǒng)級設(shè) 計(jì)。在制作PCB板之前還可以進(jìn) 行 PCB后分析，其中包括熱分析、噪聲及竄擾分析、電磁兼容分析、可靠性分析等，并可將分析后的結(jié)果參數(shù)反 標(biāo)回電路圖，進(jìn)行第二次仿真，也稱為后仿真。 由此可見，電路級的 EDA技術(shù)使電子工程師在實(shí)際的電子系統(tǒng)產(chǎn)生前，就可以全面地了解系統(tǒng)的功能特性和物理特性，從而將開發(fā)風(fēng)險(xiǎn)消滅在設(shè)計(jì)階段，縮短了開發(fā)時(shí)間，降低了開發(fā)成本。然而，電路級設(shè)計(jì)本質(zhì)上是基于門級描述的單層次設(shè)計(jì)，設(shè)計(jì)的所有工作（包括設(shè)計(jì)忙人、仿真和分析、設(shè)計(jì)修改等）都是在基本邏輯門這一層次上進(jìn)行的，顯然這種設(shè)計(jì)方法不能適應(yīng)新的形勢，一種高層次的電子設(shè)計(jì)方法，也即系統(tǒng)級設(shè)計(jì)方法，應(yīng)運(yùn)而生。它關(guān)系著交易雙方的利益。因此，汽車 計(jì)價(jià)器的研究也是十分有一個應(yīng)用價(jià)值的。以出租車多功能計(jì)費(fèi)器為例，傳統(tǒng)的計(jì)費(fèi)器常以 MCS251系列單片機(jī)為其核心主控部件，如 89C51RC2， LPD78F0034 等，該系列的單片機(jī)工作頻率一般不大于 24MHz，而且可擴(kuò)展的資源有限， 最大能夠擴(kuò)展的程序空間和內(nèi)存空間一般都只有 64kB，很難勝任出租車多功能計(jì)費(fèi)器的不斷升級要求。在 主控 模塊中又包括 CPU 子模塊， 語音識別子模塊，串口通信子模塊，復(fù)位、看門狗及電源監(jiān)控子模塊，打印子模塊等，硬件電路復(fù)雜，不利于系統(tǒng)功能升級，容易在運(yùn)營過程中產(chǎn)生干擾，影響系統(tǒng)的使用 ?；?FPGA的出租車計(jì)費(fèi)器不僅可以解決電子系統(tǒng)小型化、低功耗、高可靠性等問題，而且其開發(fā)周期短、開發(fā)軟件投入少、芯片價(jià)格不斷降低，特別是對小批量、多品種的產(chǎn)品需求，基于 FPGA的出租車計(jì)費(fèi)器已成首選。針對現(xiàn) 有計(jì)費(fèi)系統(tǒng)通用性差的缺陷，本文采用 ISP器件和 VHDL語言開發(fā)了一套出租車計(jì)費(fèi)系統(tǒng)；該計(jì)費(fèi)系統(tǒng)的可靠性高、成本低、通用性強(qiáng)；該系統(tǒng)在不改變硬件電路的前提下，具有可以重構(gòu)系統(tǒng)的功能，采用完全相同電路結(jié)構(gòu)，只要根據(jù)各地區(qū)的需求在 VHDL程序中設(shè)置各參數(shù)，就可以適應(yīng)各地區(qū)出租車不同計(jì)費(fèi)標(biāo)準(zhǔn)的需要，還可根據(jù)各地區(qū)需求增加其他功能。 CLB 是 FPGA 的主要組成部分 ， 是實(shí)現(xiàn)邏輯功能的基本單元。 IOB提供了器件引腳和內(nèi)部邏輯陣列之間的連接 ； 一般排列在芯片的四周，主要 由輸入觸發(fā)器、輸入緩沖器、輸出觸發(fā) / 鎖存器和輸出緩沖器組成?？删幊袒ヂ?lián)資源包括各種長度的金屬連線和一些可編程連接開關(guān) ， 它們將各個 CLB 之間和 IOB 之間互相連接起來 ， 構(gòu)成各種復(fù)雜 功能的系統(tǒng)。高密度復(fù)雜可編程邏輯器件的設(shè)計(jì)流程包括設(shè)計(jì)準(zhǔn)備、設(shè)計(jì)輸入、功能仿真、設(shè)計(jì)處理、時(shí)序仿真和器件編程及測試等七個步驟。設(shè)計(jì)人員根據(jù)任務(wù)要求，如系統(tǒng)的功能和復(fù)雜度，對工作速度和器件本身的資源、成本及連線的可布性等方面進(jìn)行權(quán)衡，選擇合適的設(shè)計(jì)方案和合適的器件類型。 (2)設(shè)計(jì)輸入 設(shè)計(jì)人員將所設(shè)計(jì)的系統(tǒng)或電路以開發(fā)軟件要求的某種形式表示出來，并送入計(jì)算機(jī)的過程稱為設(shè)計(jì)輸入。其優(yōu)點(diǎn)是容易實(shí)現(xiàn)仿真，便于信號的觀察和電路的調(diào)整 ； 缺點(diǎn)是效率低。其突出優(yōu)點(diǎn)有 ： 語言與工藝的無關(guān)性，可以使設(shè)計(jì)人員在系統(tǒng)設(shè)計(jì)、邏輯驗(yàn)證階段便確立方案的可行性 ； 語言的公開可利用性，便于實(shí)現(xiàn)大規(guī)模系統(tǒng)的設(shè)計(jì) ； 具有很強(qiáng)的邏輯描 述和仿真功能，而且輸入效率高 ； 在不同的設(shè)計(jì)輸入庫之間的轉(zhuǎn)換非常方 便，不需要 對底層的電路和 PLD 結(jié)構(gòu)的熟悉。波形設(shè)計(jì)輸入適用于時(shí)序邏輯和有重復(fù)性的邏輯函數(shù)。用戶所設(shè)計(jì)的電路必須在編譯之前進(jìn)行邏輯功能驗(yàn)證，此時(shí)的 仿真沒有延時(shí)信息，對于初步的功能檢測 十分 方便。在設(shè)計(jì)處理過程中，編譯軟件將對設(shè)計(jì)輸入文件進(jìn)行邏輯化簡、綜合優(yōu)化和 適配，最后產(chǎn)生編程用的編程文件。 (5)時(shí)序仿真 時(shí)序仿真又稱后仿真或延時(shí)仿真。因此在設(shè)計(jì)處理以后，對系統(tǒng)和各模塊進(jìn)行時(shí)序仿真，分析其時(shí)序關(guān)系，估計(jì)設(shè)計(jì)的性能，以及檢查和消除競爭冒險(xiǎn)等是非常有必要的。 (6)器件編程測試 時(shí)序仿真完成后，軟件就可產(chǎn)生供器件編程使用的數(shù)據(jù)文件。 FPGA 的硬件