【正文】 VHDL 程序包括以下幾個(gè)基本組成部分：實(shí)體 （ Entity） ，結(jié)構(gòu)體 4 （ Architecture） ，程序包 （ Package） ，庫 （ Library） 。程序包存放各設(shè)計(jì)模塊能共享的數(shù)據(jù)類型，常數(shù)，子程序等。 VHDL 語言的編譯環(huán)境有不同的版本，我們應(yīng)用的是 Altera 公司的 Maxplus 軟件 ，它的操作順序如下：使用 TEXTEDITOR 編寫 VHDL 程序使用 COMPILER 編譯 VHDL 程序 ； 使用 WAVE2FORMEDITOR， SIMULAROT 仿真實(shí)驗(yàn) ； 使用 TIMINGANALTZER 進(jìn) 行 芯 片 的 時(shí)序 分析 ； 用 FLOORPLANEDITOR 鎖定芯片管腳位置 ； 使用PROGRAMMER 將編譯好的 VHDL 程序下載到芯片中。 1．與其他的硬件描述語言相比 ， VHDL 具有更強(qiáng)的行為描述能力 ， 從而決定了他成為系統(tǒng)設(shè)計(jì)領(lǐng)域最佳的硬件描述語言。 3． VHDL 語句的行為描述能力和程序結(jié)構(gòu)決定了他具有支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用功能。 4．對(duì)于用 VHDL 完成的一個(gè)確定的設(shè)計(jì) ， 可以利用 EDA 工具進(jìn)行邏輯綜合和優(yōu)化 ， 并自動(dòng)的將 VHDL 描述設(shè)計(jì)轉(zhuǎn)變成門級(jí)網(wǎng)表。 6．用 VHDL 語言編寫的源程序便于文檔管理，用源代碼描述來進(jìn)行復(fù)雜控制邏輯的設(shè)計(jì)，既靈活方便，又便于設(shè)計(jì)結(jié)果的交流、保存和重用。各模塊功能如下： (1) 車速控制模塊 當(dāng)起停鍵為啟動(dòng)狀態(tài)時(shí)（高電平），模塊根據(jù)車速選擇和基本車速發(fā)出響應(yīng)頻率的脈沖驅(qū)動(dòng)計(jì)費(fèi)器和里程顯示模塊進(jìn)行計(jì)數(shù)；當(dāng)處于停止?fàn)顟B(tài)時(shí)暫停發(fā)出脈沖，此時(shí)計(jì)費(fèi)器和里程顯示模塊相應(yīng)的停止計(jì)數(shù)。 (3) 計(jì)費(fèi)動(dòng)態(tài)顯示模塊 其初值為 10 元，當(dāng)里程超過 3 公里后才接受計(jì)數(shù)車速控制模塊發(fā)出的脈沖的驅(qū)動(dòng)，并且計(jì)數(shù)顯示動(dòng)態(tài)顯示出來，每來一個(gè)脈沖（代表運(yùn)行了 公里）其數(shù)值加 1元，當(dāng)收費(fèi)超過 20 時(shí)數(shù)值加 元。 （ 2）模塊 SOUT 的實(shí)現(xiàn) （如圖 所示） 圖 模塊 SOUT 圖 該模塊實(shí)現(xiàn)車行狀態(tài)輸出功能，其中 clk 為時(shí)鐘信號(hào)， enable 為啟動(dòng)使能信號(hào)，sto 暫停信號(hào)， clr 為清零信號(hào)， st為狀態(tài)信號(hào)。 （ 4）模塊 COUNTER 的結(jié)果驗(yàn)證 （如圖 所示） 圖 模塊 COUNTER 圖 實(shí)現(xiàn)汽車模擬計(jì)費(fèi)功能。 （ 5）模塊 SCAN_LED 的實(shí)現(xiàn) （如圖 所示） 圖 模塊 SCAN_LED 圖 該模塊實(shí)現(xiàn)顯示車費(fèi)功能。因而，系統(tǒng)仿真的結(jié)果決定整個(gè)課程設(shè)計(jì)任務(wù)完成的到位程度。“ 01”計(jì)費(fèi)清零，設(shè)置為起步價(jià) 10 元， Q2=1,Q3=0,Q1=0。車暫時(shí)停止不計(jì)費(fèi)，車費(fèi)保持不變。出租車計(jì)費(fèi)器系統(tǒng)的設(shè)計(jì)已全部完成，能按預(yù)期的效果進(jìn)行模擬汽車啟動(dòng)、停止、暫停等功能，并設(shè)計(jì)動(dòng)態(tài)掃描電路顯示車費(fèi)數(shù)目，由動(dòng)態(tài)掃描電路來完成。若停止則車費(fèi)清零，等待下一次計(jì)費(fèi)的開始。出租車計(jì)費(fèi)系統(tǒng)的設(shè)計(jì)中體現(xiàn)了ＶＨＤＬ覆蓋面廣，描述能力強(qiáng)，是 一個(gè)多層次的硬件描述語言及 PLD器件速度快，使用方便，便于修改等特點(diǎn)，本設(shè)計(jì)在實(shí)用方面具有一定的價(jià)值。 通過這次實(shí)驗(yàn)使我收獲很多，對(duì)書本理論知識(shí)有了進(jìn)一步加深，初步掌握了MAXPLUSII 軟件的一些設(shè)計(jì)使用方法。主要有以下一些實(shí)驗(yàn)感想 應(yīng)該對(duì)實(shí)驗(yàn)原理有深刻理解； 做實(shí)驗(yàn)必須不急不躁，不能看見其他同學(xué)做的快就沉不住氣了； 熟練掌握其他軟件是必要的，如 Matlab 軟件、 Excel、 Word 等； 必須學(xué)會(huì)自己調(diào)試電路，一般第一次設(shè)計(jì)出的電路都會(huì)通不過編譯的，所以要學(xué)會(huì)調(diào)試電路，而不是等老師解答或同學(xué)幫助； 13 致 謝 經(jīng)過 三 周的奮戰(zhàn)我的課程設(shè)計(jì)終于完成了。課程設(shè)計(jì)不僅是對(duì)前面所學(xué)知識(shí)的一種檢驗(yàn)，而且也是對(duì)自己能力的一種提高。 在此要感謝我們的指導(dǎo)老師 陳老師 對(duì)我們悉心的指導(dǎo)，感謝老師們給我們的幫助。 14 參考文獻(xiàn) [1] 曹昕 燕，周鳳臣， 聶春燕 .EDA 技術(shù)實(shí)驗(yàn)與課程設(shè)計(jì)【 M】 .清華大學(xué)出版社 [2] 劉欲曉，方強(qiáng)， 黃宛寧 .EDA 技術(shù)與 VHDL 電路開發(fā)應(yīng)用實(shí)踐【 M】 .電子工業(yè)出版社 [3] 潘松， 黃繼業(yè) .EDA 技術(shù)實(shí)用教程（第三版）【 M】 .科學(xué)出版社 [4] 趙巖嶺，劉春等 .在 MAX+PLUSII 平臺(tái)下用 VHDL 進(jìn)行數(shù)字電路設(shè)計(jì) .西安：希典出版社， 2021 [5] 康華光主編 .電子技術(shù)基礎(chǔ)模擬部分 .北京：高等教育出版社， 2021 [6] 閻石主編 .數(shù)字電子技術(shù)基礎(chǔ) .北京：高等教育出版社， 2021 15 附錄 1： 模塊 MS清單 // 程序名稱： MS // 程序功能： 模塊 MS，輸入端口 CK0、 CK1 為兩個(gè)不同的時(shí)鐘信號(hào)，來模擬汽車的加速和勻速， JS 加速按鍵。 USE 。 //慢速檔的時(shí)鐘信號(hào) CK1:IN STD_LOGIC。 //換擋按鍵信號(hào) CLK_OUT:OUT STD_LOGIC)。 ARCHITECTURE ONE OF MS IS BEGIN PROCESS(JS, CK0,CK1) BEGIN IF JS=39。 THEN CLK_OUT=CK0。 //JS 高電平，快速檔 END IF。 END ONE。 // 程序作者 ： 金人佼 // 最后修改日期 ： LIBRARY IEEE。 USE 。 ENABLE:IN STD_LOGIC。 CLR:IN STD_LOGIC。 END SOUT。 VARIABLE STATE:STD_LOGIC_VECTOR(1 DOWNTO 0)。039。039。 //CLR 低電平 ,CQI 清零 ELSIF CLK39。139。139。CQI:=CQI。139。 17 IF CQI=30 THEN STATE:=01。 //30CQI=80 時(shí)， state 賦 10態(tài) ELSE STATE:=11。 END IF。 ST=STATE。 END ONE。 // 程序作者 ： 金人佼 // 最后修改日期 ： LIBRARY IEEE。 USE 。 FOUT:OUT STD_LOGIC)。 ARCHITECTURE ONE OF PULSE IS BEGIN PROCESS(CLK0) 18 VARIABLE CNT:STD_LOGIC_VECTOR(2 DOWNTO 0)。 BEGIN IF CLK039。139。 //CNT 清零 FULL:=39。 //FULL 高電平 ELSE CNT:=CNT+1。039。 END IF。 //FULL 為 CLK 的五分頻信號(hào)，賦值給 FOUT 做輸出信號(hào) END PROCESS。 附錄 4： 模塊 COUNTER // 程序名稱： COUNTER // 程序功能： 實(shí)現(xiàn)汽車模擬計(jì)費(fèi)功能。 // 程序作者 ： 金人佼 // 最后修改日期 ： LIBRARY IEEE。 USE 。 CLR1:IN STD_LOGIC。 C1:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 C3:OUT STD_LOGIC_VECTOR(3 DOWNTO 0))。 ARCHITECTURE ONE OF COUNTER IS BEGIN PROCESS(CLK_DIV,CLR1,SI) VARIABLE Q1: STD_LOGIC_VECTOR(3 DOWNTO 0)。 VARIABLE Q3: STD_LOGIC_VECTOR(3 DOWNTO 0)。039。Q2:=0000。 //CLR 低電平，清零 ELSIF CLK_DIV39。139。Q2:=Q2。 WHEN 01= Q1:=0000。Q3:=0001。 ELSE Q2:=0000。 END IF。 20 Q1:=0000。 ELSE Q1:=0000。 IF Q1=0101 THEN IF Q21001 THEN Q2:=Q2+1。 IF Q31001 THEN Q3:=Q3+1。 END IF。 ELSE Q2:=0001。 END IF。 END IF。 END CASE。 C1=Q1。 C3=Q3。 END ONE。 BT 為選位信號(hào)， SG 譯碼信號(hào)。 USE 。 ENTITY SCAN_LED IS PORT(DI1:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 DI3:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 SG:OUT STD_LOGIC_VECTOR(6 DOWNTO 0)。 END SCAN_LED。 SIGNAL A:STD_LOGIC_VECTOR(3 DOWNTO 0)。 BEGIN IF CLK239。139。 //位選信號(hào)， 13 位循環(huán) ELSE SQ:=SQ+1。 END IF。 END PROCE