【正文】 ) Verilog HDL 程序是由模塊構(gòu)成的，每個模塊的內(nèi)同都是嵌在 module 和endmodule 兩個語句之間，每個模塊實現(xiàn)特定的功能，模塊可以進行層次嵌套； (2) 每個模塊要進行端口定義， 端口列表 說明輸入輸出或雙向端口，這些端口南京大學(xué)金陵學(xué)院 2020 屆畢業(yè)設(shè)計 (論文 ) 3 總體方案 設(shè)計編程 軟件仿真 綜合 網(wǎng)表 硬件仿真 用與其他模塊進行連接； (3) Verilog HDL 程序的書寫格式自由，一行可以寫幾個語句，一個語句可以分多行寫； (4) 除了 endmodule 語句為，每個語句和數(shù)據(jù)定義的最后必須有分號； (5) 可以用 //*…… *//或 //…… 對 Verilong HDL 程序的任何部分作注釋； (6) Verilog HDL 對大小寫敏感，空格很重要，是用來界定各個標(biāo)志的，關(guān)鍵字都是以小寫形式表示。 2. 功能仿真：將文件調(diào)入 HDL 仿真軟件進行功能仿真，檢查邏輯功能是否正確。 4. 布局布線：將 .edf 文件調(diào)入 CPLD/FPGA 廠家提供的軟件中進行布線，即把設(shè)計好的邏輯安放到 CPLD/FPGA 內(nèi)。 6. 編程下載：確認(rèn)仿真無誤后，將文件下載到芯片中 通常以上過程可以都在 CPLD/FPGA 廠家提供的開發(fā)工具 (如 QuartusII， ISE中完成。下 圖是一個典型的基于 QuartusII 的 CPLD/FPGA 開發(fā)流程。 (2) 建立頂層圖。 (3) 采用 ALTERA 公司提供的 LPM 宏功能模塊。 (4) 自己建立功能模塊?？梢园阉鼈儶毩⒌漠?dāng)做一個工程來設(shè)計，并生產(chǎn)模塊符號 (Symbol)，然后再頂層圖中使用這個模塊的符號，并將源文件 (實現(xiàn)該模塊的原理圖或 HDL 文件 )拷到頂層圖所在的工程目錄下。這個過程類似電路圖設(shè)計，把各個芯片連接起來，組成電路系統(tǒng)。這一步的主要工作是： (1)選擇芯片型號；(2)為頂層圖的各個輸入輸出信號分配芯片管腳； (3)設(shè)置編譯選項，目的是讓編譯器知道更多的信息。這個過程類似軟件開發(fā)里的編譯，在類似 QII 這樣的集成環(huán)境里面，這些過程都是一氣呵成，集成環(huán)境自動完成了幾個步驟的工作。后者可以下載到 CPLD/FPGA 的配置芯片 (EEPROM 或 FLASH 芯 片 )，掉電后這些配置信息不會丟失，重新上電以后通過該配置芯片對CPLD/FPGA 的內(nèi)部 RAM 進行配置 . (9) 對于復(fù)雜的設(shè)計 ,工程編譯了以后可以采用 QII 的仿真功能或者其他仿真軟件 (ModelSim)對設(shè)計反復(fù)進行仿真和驗證，知道滿足要求。 Quartus II 可以在 Windows、 Linux 以及 Unix 上使用，除了可以使用 Tcl腳本完成設(shè)計流程外，提供了完善的用戶圖形界面設(shè)計方式。 Quartus II ALTERA 公司全系列器件 CPLD： MAX3000、 MAX7000、MAX9000 和 MAXII 等； FPGA： Stratix、 StratixII、 StratxIII、 Cyclone、 CycloneII、CycloneIII、 ACEX1K、 APEX20K 和 FLEX10K 等。 一 設(shè)計文檔的輸入 1. 建立工程 一個設(shè)計對應(yīng)一個工程項目文件，該工程項目下可包含多個設(shè)計模塊文件。執(zhí)行下一步出現(xiàn)對話框： 南京大學(xué)金陵學(xué)院 2020 屆畢業(yè)設(shè)計 (論文 ) 8 這里是選擇其他 EDA 工具的對話框，我們用 QII 的集成環(huán)境進行開發(fā)，因此這里不作任何改變。 2. 建立頂層圖 執(zhí)行 File→ New，彈出新建文 件對話框： 南京大學(xué)金陵學(xué)院 2020 屆畢業(yè)設(shè)計 (論文 ) 9 選擇 Block Diagram Schematic File按 OK 即建立以個空的頂層圖，缺省名為 ，如下圖： 3. 添加邏輯元件 (Symbol) 雙擊頂層圖圖紙的空白處，彈出添加元件的對話框，在 Libraries 里尋找需要的邏輯元件，如果知道邏輯元件的名稱的話，也可以直接在 Name 一欄敲入名字，右邊的預(yù)覽圖即可顯示元件的外觀，按 OK 后鼠標(biāo)旁邊即拖著一個元件符號，在圖紙上點擊左鍵，元件即安放在圖紙上。 從上圖可以看出，基于原理圖的設(shè)計輸入類似于再 protel 軟件中繪制電路圖，上如中粗線屬于總線類型，它的寬度必須與原件端口的寬度一致，網(wǎng)絡(luò)標(biāo)號相同的線表示相互連接。如圖所示： 二 編譯 1. 按主工具欄上的編譯按鈕即開始編譯： QuartusII 下面的 Message 窗口會顯示一些編譯信息，最后編譯成功提示： 南京大學(xué)金陵學(xué)院 2020 屆畢業(yè)設(shè)計 (論文 ) 11 2. 創(chuàng)建元件模塊 執(zhí)行 File→ Create/Update→ Creat Symbol files for current file,建立該文件的元件符號，可被其它模塊調(diào)用。 2. 輸 入信號節(jié)點。 調(diào)節(jié)輸入波形 保存波形文件 3. 仿真 在主工具欄 Setting 菜單中，點擊 Simulation 文件欄后的按鈕。 南京大學(xué)金陵學(xué)院 2020 屆畢業(yè)設(shè)計 (論文 ) 14 如選擇功能仿真，則須先在主菜單 Processing 中 Generate Functional Simulation Netlist 一欄。 四 下載驗證 1． 分配管腳 點擊下圖中的 Assignment Editor 按鈕 南京大學(xué)金陵學(xué)院 2020 屆畢業(yè)設(shè)計 (論文 ) 16 出現(xiàn)下圖并分配管腳 2. 編譯 然后保存，在編譯一次，點擊右圖中的編譯按鈕 最后編譯成功彈出提示： 3. 下載 (1) 下載連接：先將 USB Blaster 下載線的一頭接到 PC 的 USB 接口 USB Blaster 如右圖 再按如有圖按鈕 出現(xiàn)對話框并點擊 Hardware Setup： 南京大學(xué)金陵學(xué)院 2020 屆畢業(yè)設(shè)計 (論文 ) 17 (2) 將 USB Blaster 下載線一頭與 PC 連接，另一頭插到 JTAG 口 (3) FPGA 實驗板上接 5V 電源 (4) 通過 JTAG 口把芯片的配置信息下載到 FPGA 芯片內(nèi)，掉電后配置信息丟失。到此有關(guān) Quartus II 的文檔輸入，編譯，仿真，下載的介紹基本結(jié)束了。記錄計程脈沖的個數(shù)可以記錄行使里程。行駛里程不滿 3 公里時，收費 10 元。 c) 夜間 11 點到早上 5 點，起步費為 13 元， 10 公里內(nèi)每公里收費 元，超過 10 公里，每公里收費 元。計費器有金額（角、元、十元、百元）、 時間顯示 (秒、 分鐘、小時 )的七段數(shù)碼管顯示。為了進一步完善系統(tǒng)功能還設(shè)計了 rsttime 時間復(fù)位、 rstfee 計費復(fù)位和開始、 add1min 手動調(diào)節(jié)時鐘（分加 1）、 add1hor 手動調(diào)節(jié)時鐘（時加 1）控制按健。輸出有 費用顯示輸出和當(dāng)前時間輸出 。由于計費形式 只有記程模式 ， 也就是說費用只和出租車行駛的里程有關(guān)，不考慮在堵車或者等紅燈的浪費的時間所帶來的對司機的損失，所以 僅對計程脈沖計數(shù)， 這個脈沖進入計費部分，由計費部分計算得出結(jié)果后，實時顯示當(dāng)前費用。 當(dāng)乘客上車開始計費，正常行駛時顯示實時費用 ， 當(dāng)?shù)竭_(dá)指定地點時，乘客結(jié)算費用，司機把計費器清零 (rstfee)，然后等待下一位乘客 。當(dāng)?shù)谝婚_啟時時鐘為 000000，就要用到 add1min和 add1hor 調(diào)節(jié)時間，使其正確顯示當(dāng)前時間。切換按鍵的用途是讓顯示器在顯示費用和當(dāng)前時間之間相互切換。通電初始 時間 為 000000(小時，分鐘，秒之間應(yīng)該有“：”，但由于 LED 管數(shù)量不夠所以省略了“：” )， 要調(diào)整時間的話，可以通過兩個專門設(shè)計的按鍵 (add1hor 和 add1min)手動調(diào)節(jié)時間 ，要是想要重置時間，可以通過 rsttime 按鍵 。 switch 選擇顯示時鐘時，當(dāng)按下 add1min 后，分鐘位置的 LED 數(shù)碼管就會累加數(shù)字直到 59 后變?yōu)?00，小時位也因此進 1，彈出 add1min 后分鐘位置停止累加。 1Hz 脈沖是由 晶振分頻而來，程序如下： always(posedge clk)//clk 為 信號輸入 begin if(count_1==32767) begin q_1hz= 1。 end else begin count_1= count_1 +1。 end end 刷新頻率為 600Hz，遠(yuǎn)大于 24Hz，這樣人眼將完全不會感覺到閃爍，關(guān)鍵程序如下： always(posedge clk) //clk 為 信號輸入