【正文】 由于個人的經(jīng)驗不足，在完成設(shè)計的過程中遇到很 多困難，是 尹雪梅 導師從旁給予莫大的支持和幫助，本人對 尹老師的嚴謹?shù)膶W術(shù)態(tài)度、豐富的實踐閱歷表示 我崇高的敬意， 在此本人對 尹 老師表示衷心的感謝 。 本論文是本人在大學學習的一個總結(jié)，同時是 檢閱我在四年學習的成果。 34 參考文獻 [1] 金西 .VHDL 與復雜數(shù)字系統(tǒng)設(shè)計 [M].西安：西安電子科技大學出版社， 2021： 107150. [2] 高有堂 .EDA 技術(shù)及應(yīng)用實踐 [M].北京：清華大學出版社， 2021： 96152. [3] 趙曙光，郭萬有，楊頌華等 .可編程邏輯器件原理、開發(fā)與應(yīng)用 [M].西安：西安科技大學出版社， 2021： 56158. [4] 胡振華 .VHDL 與 FPGA 設(shè)計 [M].北京：中國鐵道出版社， 2021： 127154 [5] 劉明業(yè)，蔣敬旗，刁嵐松譯 .硬件描述語言 VERILOG[M].北京：清華大學出版社， 2021：89106. [6] 王振紅 .綜合電子設(shè)計與實踐 [M].北京 :清華大學出版社出版 , 2021： 124145. [7] 王誠，吳繼華，范麗珍等 .ALEARA FPGA/CPLD 設(shè)計（高級篇） [M].北京：人民郵電出版社， 2021： 5469. [8] 顧斌，趙明忠，姜志鵬等 .數(shù)字電路 EDA 設(shè)計 [M].電子科技大學出版社， 2021： 263267. [9] 周立功 .ARM 嵌入式系統(tǒng)基礎(chǔ)教程 [M].北京：航空航天大學出版社， 2021： 522. [10] 周立功，夏宇聞．單片機與 CPLD 綜合應(yīng)用技術(shù) [M].北京 :航空航天大學出版社， 2021：7998. [11] 求是科技 .CPLD/FPGA 應(yīng)用開發(fā)技術(shù)與工程實踐 [M].北京：人民郵電出版社 2021：129156. [12] 曹昕燕，周鳳臣，捏春燕 .EDA技術(shù)實驗與課程設(shè)計 [M].北京：清華大學出版社， 2021：125145. [13] Xilinx. Using Block RAM in Spartan3 Generation FPGAs[M].. 35 致 謝 感謝學院提供一個良好的學習環(huán)境，經(jīng)過大學 四年的學習，本人在學術(shù)、思想道德修養(yǎng)等方面得到極大的提高和發(fā)展。 end process。 when” 1000” =q=” 1101111” 。 when” 0110” =q=” 1111101” 。 when” 0100” =q=” 1100110” 。 when” 0010” =q=” 1011011” 。 33 architecture rtl of di is begin process(d) begin case d is when” 0000” =q=” 0111111” 。 q:out std_logic_vector(6 downto 0))。 use 。 數(shù)碼管譯碼 模塊 DI 程序： library ieee。 end process。 end if。 else b:=b+1。 architecture rtl of se is begin process(clk) variable b:std_logic_bector(2 downto 0)。 a:out std_logic_vector(2 down to 0))。 use 。 數(shù)據(jù)選擇 模塊 SE 程序： library ieee。 end process。 when others=null。 when” 111” =d=b4。 when” 110” =d=b3。 when” 101” =d=b2。 when” 100” =d=b1。 when” 011” =d=a4。 when” 010” =d=a3。 when” 001” =d=a2。 case b is when” 000” =d=a1。 variable b:std_logic_vector(2 downto o)。 end XXX1。 a1,a2,a3,a4,b1,b2,b3,b4:in std_logic_vector(3 downto 0)。 entity XXX1 is port(c:in std_logic_vector(2 downto 0)。 use 。 end rtl。 end if。 b2d:=0000。 b2b:=0000。 b2:=0。 bbai=b2c。 else bshi=b2b。 b2:= b2+1。 b2:=b2+1。 elsif(b2a=9)then b2a:=0000。 b2:= b2+1。 elsif(b2a=9 and b2b=9)then b2a:=0000。 b2d:=b2d+1。 b2b:=0000。139。 begin if(daclk39。 process(daclk,bscore) variable b2:integer range 0 to 8000。 end if。 b1d:=0000。 b1b:=0000。 b1:=0。 abai= b1c。 else ashi= b1b。 b1:= b1+1。 b1:= b1+1。 elsif(b1a=9)then b1a:=0000。 b1:=b1+1。 elsif(b1a=9 and b1b=9)then b1a:=0000。 b1d:=b1d+1。 b1b:=0000。139。 begin if(daclk39。 architecture rtl of x is begin process(daclk,ascore) 29 variable b1:integer range 0 to 8000。 age,ashi,abai,aqian,bge,bshi,bbai,dqian:out std_logic_vector(3 downto 0))。 entity x is port(daclk:in std_logic。 use 。 end rtl。 luc=lc。 end if。)then chf:=chf+330。 elsif(chf=2021 and a=39。139。 if(lc300)then null。039。 aa:=0。 if(aa=100)then a:=39。 aa:=aa+1。139。039。139。 end if。 num:=0。 end if。039。139。139。139。 lc:=0。039。039。 lc:=0。139。 num:=0。039。139。 begin if(clk39。 variable chf,lc:integer range 0 to 8000。 architecture rtl of jifei is begin process(clk,start,stop,pause,js) variable a,b:std_logic。 chefei,luc:out integer range 0 to 8000)。 use 。 25 附錄 附錄 1： EP1C3T144 開發(fā)板的原理圖 26 附錄 2: EP1C3T144 開發(fā)板 PC 27 附錄 3 信號輸入 模塊 JIFEI 的程序： library ieee。各模塊完成后，在將它們組合成完整的出租車系統(tǒng)，在設(shè)計過程中還需要改進的是控制系統(tǒng)的糾錯功能。在出租車計費系統(tǒng)的 5個模塊中 ，重點在于 JIFEI模塊， X模塊、 XXX1模塊。車暫時停止不計費，車費保 持不變。 圖 47 數(shù)碼管譯碼 模塊 DE 21 第五章 系統(tǒng)仿真 信號輸入 模塊 X 的仿真結(jié)果 將車費和路程轉(zhuǎn)換成 4位的十進制如圖 51所示： 輸入端為： Daclk, ascore, bscore 輸出端為： Age, ashi, aqian, abai, bge, bshi, bqian, bbai。該模塊輸入端為時鐘輸入，輸出端為分頻后數(shù) 據(jù)選擇輸出，實現(xiàn)數(shù)碼管的位選。本系統(tǒng)采用 36 Hz的掃描頻率，掃描脈沖由相應(yīng)的外圍電路提供。要注意的是如果選擇的掃描頻率不合適，可能會出現(xiàn)小數(shù)點閃動的情況。采用的是共陰極七段數(shù)碼管，根據(jù)十六進制數(shù)和七段顯示段碼表的對應(yīng)關(guān)系 ，其中要求路程和車費都要用 2位小數(shù)點來表示，所以須設(shè)置一個控制小數(shù)點的變量，即程序中的 dp。經(jīng)過該八進制模塊將車費和路程顯示出來。這里采用模仿微機的 AF標志位，在其設(shè)立一個半進位標志，當累加和大于 9或半進位標志為 “1”時，對其累加和調(diào)整。該模塊通過開關(guān)量預置步長，當超過一定預置參 數(shù)時改變步長。該模塊把車費和路程轉(zhuǎn)化為 4位十進制數(shù)， daclk的頻率要比clk快得多 。并以高低脈沖模擬出租汽車啟動、停止、暫停、加速按鈕，具有輸入信號的作用。 該模塊主要實現(xiàn)計費功能和現(xiàn)場模擬功能。 圖 41 系統(tǒng)總體框圖 18 程序流 程圖 圖 42 程序流程圖 系統(tǒng)各功能模塊的實現(xiàn) 信號輸入 模塊 JIFEI 的實現(xiàn) 圖 43 信號輸入 模塊 JIFEI 信號輸入 模塊 JIFEI見圖 43。如果需要和 51 以外的單片機接口或者擴展 也要通過這個端口。 用這塊板子作進一步的開發(fā)，一定要這些接口。 濾波電容 濾波電容用來對 FPGA 電源濾波。 圖 34 復位電路原理圖 外部時鐘 該板上接一個外部晶振，晶振的頻率自 己可以任選，我們提供的是 10M 的晶振，用來做全局時鐘。另外一個復位按鍵連接到 FPGA 的另外一個全局時鐘 上， 15 用來表示在設(shè)計的過程中的 reset 引腳。對于用該板作開發(fā)的用戶來說，可以把按鍵當成鍵盤控制，而把 LED 當成提示來用。 14 圖 33 FPGA 芯片 按鍵和 LED 板上提供 4 個撥碼按鍵和 4 個 LED，分別接到 FPGA的 8 個 IO 引腳上，具體的引腳可以參看電路圖或者絲印。如果全局時鐘不夠，需要將預留給 51 的全局時鐘資源拿來用。 這塊板子既可以單獨使用，也可以配合 51 的板子一 起使用。下載配置部分電路圖如圖 32所示。 調(diào)試的時候 流程是：修改設(shè)計，編譯然后通過 JTAG下載到 FPGA 內(nèi)部運行，一直這 13 樣進行 直 到 設(shè)置成功，最后才把代碼固化到配置存儲器里面。這樣， FPGA就需要非易失性存儲器用來存放代碼，每次上點后把代碼從配置芯片讀掃 FPGA然后運行。 FPGA 隨便也可以通過 JTAG 下載代碼到片子里面運行。 （ 4）通過分析可以設(shè)計出系統(tǒng)的頂層框圖如圖 22 所示： 圖 22 系統(tǒng)的頂層框圖 12 第三章 基于 FPGA 的 硬件 設(shè)計 電源電路設(shè)計 板子由外部提供 5V 電源，使用的圓頭插座的封裝，可以直接用 5V 的電源適配器插上使用，不需要直流穩(wěn)壓電源， FPGA 的 IO 的電源是 ，內(nèi)核的電壓是 ，所以用上兩個 LEO，一個將 5V 轉(zhuǎn)到 ，另一個將 轉(zhuǎn)到 ，加上一些濾波電容，板上的其他外設(shè)的電源均是 ，另外有 的電源指示燈，表示電源是否正常，還有防反插二極管，防止電源反插，對器件造成損壞電路圖如圖 31所示。 （ 3）車費的顯示 :由動態(tài)掃描電路來完成。⑤計數(shù)器 E 完成模擬實現(xiàn)車行駛 100 m的功能。③計數(shù)器 C 完成車費角和分。①計數(shù)器 A 完成車費百位。車暫時停止（行駛中遇紅燈或中途暫時停車）不計費，車費保持不變。 （ 2）車行駛超過 3 km后 ,按每公里 元計費（在 元基礎(chǔ)上每行駛 1 km車費加 元） ,車費依次累加。 圖 21 FPGA 硬件 結(jié)構(gòu)框圖 LED 外部時鐘 FPGA 復位 開關(guān) 擴展接口 濾波電容 MCU 接口接口 用戶 接口 JTAG 電源