【正文】 end rtl。 kmt2=kmtmp2。 U3:kilometers PORT MAP(clktmp,reset,kmt1,kmtmp2,kmtmp3)。 begin 使用定義的例化模塊 U1:speed PORT MAP(clk,reset,start,stop,sp,clktmp)。 signal kmtmp2 :std_logic_vector(3 downto 0)。 signal clktmp :std_logic。 count3 :out std_logic_vector(3 downto 0) )。 count1 :out std_logic_vector(3 downto 0)。 kmt2 :in std_logic_vector(3 downto 0)。 timecount:in std_logic。 ponent kmmoney is 定義計(jì)費(fèi)模塊 ） 26 port( clk :in std_logic。 kmt3:out std_logic_vector(3 downto 0) )。 kmt1:out std_logic_vector(3 downto 0)。 end ponent times。 sp :in std_logic_vector(2 downto 0)。 start:in std_logic。 ponent times is 定義計(jì)時(shí)模塊 port( clk :in std_logic。 clkout:out std_logic )。 stop :in std_logic。 reset:in std_logic。 end top。 count2:out std_logic_vector(3 downto 0)。 kmt3:out std_logic_vector(3 downto 0)。 kmt1:out std_logic_vector(3 downto 0)。 stop :in std_logic。 reset :in std_logic。 use 。 總費(fèi)用的百位 end rtl。 總費(fèi)用的個(gè)位 count2=cash(7 downto 4)。 end process。 end if。 else 對(duì)時(shí)鐘計(jì)數(shù) clkout_t:=clkout_t+1。 else cash=reg2+price。 else cash=reg2。reg2(3 downto 0)+price(3 downto 0)00001001then reg2(7 downto 0):= 十位進(jìn)位 reg2(7 downto 0)+00000110+price。 reg2:=cash。139。139。 end if。 end if。 if reg2(7 downto 4)1001then cash=reg2+000001100000。then reg2:=cash。then 判斷是否需要時(shí)間計(jì)費(fèi)，每 20s 加一元 if timecount=39。event and clk=39。then cash=000000000011。 begin if reset=39。 ） 24 kmmoney2:process(reset,clkout,clk,enable,price,kmt2) variable reg2:std_logic_vector(11 downto 0)。 end if。 else enable=39。 if(kmt2=0011)OR(kmt3=0001)then enable=39。 else price=0100。 signal enable:std_logic。 architecture rtl of kmmoney is signal cash:std_logic_vector(11 downto 0)。 count3 :out std_logic_vector(3 downto 0) )。 count1 :out std_logic_vector(3 downto 0)。 kmt2 :in std_logic_vector(3 downto 0)。 timecount:in std_logic。 entity kmmoney is port( 定義輸入輸出端口 clk :in std_logic。 加載庫文件 use 。 end rtl。 kmt3=km_reg(11 downto 8)。 kmt1=km_reg(3 downto 0)。 end if。then 時(shí)鐘上升沿到達(dá)時(shí)進(jìn)行計(jì)程 ） 23 if km_reg(3 downto 0)=1001then 對(duì)應(yīng)里程十分位 km_reg:=km_reg+0111。event and clkout=39。then 復(fù)位清零 km_reg:=000000000000。 begin if reset=39。 end kilometers。 kmt2:out std_logic_vector(3 downto 0)。 entity kilometers is port( 定義輸入輸出端口 clkout,reset:in std_logic。 加載庫文件 use 。 end rtl。 end if。 end if。039。 elsif sp=000then t_state:=t2。139。 產(chǎn)生一個(gè)時(shí)間計(jì)費(fèi)脈沖 waittime:=0。 if waittime=1000 then timecount=39。 等待時(shí)間加 1 timecount=39。 end if。 else waittime:=0。 end if。then t_state:=t1。 if start=39。 timecount=39。139。 elsif(clk39。139。 variable waittime:integer range 0 to 1000。 architecture rtl of times is begin process(reset,clk,sp,stop,start) 啟動(dòng)進(jìn)程 type state_type is(t0,t1,t2)。 timecount:out std_logic )。 stop :in std_logic。 reset:in std_logic。 use 。 2) Times 模塊 library ieee。 end process。 end case。 s_state:=s1。 s_state:=s1。 clkout=39。 相當(dāng)于無客上車 elsif sp=000then s_state:=s1。139。039。 end if。then s_state:=s1。 if start=39。 clkout=39。139。 elsif clk39。139。 第七檔 end case。 第五檔 when110=kinside:=8。 第三檔 when100=kinside:=16。 第一檔 when010=kinside:=24。 begin case sp is 速度選擇 when000=kinside:=0。 variable t:integer range 0 to 28。 architecture rtl of speed is begin process(clk,reset,start,stop,sp) 敏感信號(hào)發(fā)生變化時(shí)，啟動(dòng)進(jìn)程 type state_type is(s0,s1)。 clkout:out std_logic )。 stop :in std_logic。 reset:in std_logic。 use 。電子技術(shù)應(yīng)用， 2020(11):71～73. [7] 黃智偉 . FPGA 系統(tǒng)設(shè)計(jì)與實(shí)踐 [M].，北京：電子工業(yè)出版社， 2020， 200～ 217. [8] 黃建新，劉邁，譚克俊 . 基于 FPGA 芯片設(shè)計(jì)出租車計(jì)費(fèi)器的研究 [J]. 吉林化工學(xué)院學(xué)報(bào)，2020(03):52～ 55. [9] 候伯亨，顧新 . VHDL 硬件描述語言與數(shù)字邏輯電路設(shè)計(jì) [M]. 西安 :西安電子科技大學(xué)出版社，2020. [10] 姜雪松， VHDL設(shè)計(jì)實(shí)例與仿真 [M].北 京：機(jī)械工業(yè)出版社， ， 91～ 103. [11] 王彥芳，王小平，王彥永等 .用可編程邏輯器件實(shí)現(xiàn)專用數(shù)字集成電路的功能設(shè)計(jì) [J].半導(dǎo)體情報(bào)， 2020， 37（ 5） 48～ 51. [12] 張立，張光新，柴磊等 . FPGA 在多功能計(jì)費(fèi)器系統(tǒng)中的應(yīng)用 [J]. 儀器儀表學(xué)報(bào)， 2020， 26（ 8）： 7352737. [13] 林愿 . 基于 CPLD/FPGA 的出租車計(jì)費(fèi)器系統(tǒng)的設(shè)計(jì)實(shí)現(xiàn) [J]. 國外電子元器件， 2020(07):26～29. [14] 周潤景，圖雅，張麗敏 . 基于 Quartus II 的 FPGA/CPLD 數(shù)字系統(tǒng)設(shè)計(jì)實(shí)例 [J]. 北京：電子工業(yè)出版社， 2020. [15]