【正文】 老師表示衷心的感謝 。 本論文是本人在大學(xué)學(xué)習(xí)的一個(gè)總結(jié)，同時(shí)是 檢閱我在四年學(xué)習(xí)的成果。 end process。 when” 0110” =q=” 1111101” 。 when” 0010” =q=” 1011011” 。 q:out std_logic_vector(6 downto 0))。 數(shù)碼管譯碼 模塊 DI 程序： library ieee。 end if。 architecture rtl of se is begin process(clk) variable b:std_logic_bector(2 downto 0)。 use 。 end process。 when” 111” =d=b4。 when” 101” =d=b2。 when” 011” =d=a4。 when” 001” =d=a2。 variable b:std_logic_vector(2 downto o)。 a1,a2,a3,a4,b1,b2,b3,b4:in std_logic_vector(3 downto 0)。 use 。 end if。 b2b:=0000。 bbai=b2c。 b2:= b2+1。 elsif(b2a=9)then b2a:=0000。 elsif(b2a=9 and b2b=9)then b2a:=0000。 b2b:=0000。 begin if(daclk39。 end if。 b1b:=0000。 abai= b1c。 b1:= b1+1。 elsif(b1a=9)then b1a:=0000。 elsif(b1a=9 and b1b=9)then b1a:=0000。 b1b:=0000。 begin if(daclk39。 age,ashi,abai,aqian,bge,bshi,bbai,dqian:out std_logic_vector(3 downto 0))。 use 。 luc=lc。)then chf:=chf+330。139。039。 if(aa=100)then a:=39。139。139。 num:=0。039。139。 lc:=0。039。139。039。 begin if(clk39。 architecture rtl of jifei is begin process(clk,start,stop,pause,js) variable a,b:std_logic。 use 。各模塊完成后，在將它們組合成完整的出租車系統(tǒng)，在設(shè)計(jì)過程中還需要改進(jìn)的是控制系統(tǒng)的糾錯(cuò)功能。車暫時(shí)停止不計(jì)費(fèi)，車費(fèi)保 持不變。該模塊輸入端為時(shí)鐘輸入，輸出端為分頻后數(shù) 據(jù)選擇輸出，實(shí)現(xiàn)數(shù)碼管的位選。要注意的是如果選擇的掃描頻率不合適，可能會(huì)出現(xiàn)小數(shù)點(diǎn)閃動(dòng)的情況。經(jīng)過該八進(jìn)制模塊將車費(fèi)和路程顯示出來。該模塊通過開關(guān)量預(yù)置步長，當(dāng)超過一定預(yù)置參 數(shù)時(shí)改變步長。并以高低脈沖模擬出租汽車啟動(dòng)、停止、暫停、加速按鈕，具有輸入信號(hào)的作用。 圖 41 系統(tǒng)總體框圖 18 程序流 程圖 圖 42 程序流程圖 系統(tǒng)各功能模塊的實(shí)現(xiàn) 信號(hào)輸入 模塊 JIFEI 的實(shí)現(xiàn) 圖 43 信號(hào)輸入 模塊 JIFEI 信號(hào)輸入 模塊 JIFEI見圖 43。 用這塊板子作進(jìn)一步的開發(fā)，一定要這些接口。 圖 34 復(fù)位電路原理圖 外部時(shí)鐘 該板上接一個(gè)外部晶振，晶振的頻率自 己可以任選，我們提供的是 10M 的晶振，用來做全局時(shí)鐘。對(duì)于用該板作開發(fā)的用戶來說，可以把按鍵當(dāng)成鍵盤控制，而把 LED 當(dāng)成提示來用。如果全局時(shí)鐘不夠，需要將預(yù)留給 51 的全局時(shí)鐘資源拿來用。下載配置部分電路圖如圖 32所示。這樣， FPGA就需要非易失性存儲(chǔ)器用來存放代碼，每次上點(diǎn)后把代碼從配置芯片讀掃 FPGA然后運(yùn)行。 （ 4）通過分析可以設(shè)計(jì)出系統(tǒng)的頂層框圖如圖 22 所示： 圖 22 系統(tǒng)的頂層框圖 12 第三章 基于 FPGA 的 硬件 設(shè)計(jì) 電源電路設(shè)計(jì) 板子由外部提供 5V 電源，使用的圓頭插座的封裝，可以直接用 5V 的電源適配器插上使用，不需要直流穩(wěn)壓電源， FPGA 的 IO 的電源是 ，內(nèi)核的電壓是 ，所以用上兩個(gè) LEO，一個(gè)將 5V 轉(zhuǎn)到 ，另一個(gè)將 轉(zhuǎn)到 ，加上一些濾波電容，板上的其他外設(shè)的電源均是 ，另外有 的電源指示燈，表示電源是否正常，還有防反插二極管，防止電源反插，對(duì)器件造成損壞電路圖如圖 31所示。⑤計(jì)數(shù)器 E 完成模擬實(shí)現(xiàn)車行駛 100 m的功能。①計(jì)數(shù)器 A 完成車費(fèi)百位。 （ 2）車行駛超過 3 km后 ,按每公里 元計(jì)費(fèi)（在 元基礎(chǔ)上每行駛 1 km車費(fèi)加 元） ,車費(fèi)依次累加。器件在編程完畢后，可以用編譯時(shí)產(chǎn)生的 文件對(duì)器件進(jìn)行校驗(yàn)、加密等工作。由于不同器件的內(nèi)部延時(shí)不一樣，不同的布局布線方案也給延時(shí)造成不同的影響。 (4)設(shè)計(jì)處理 設(shè)計(jì)處理是器件設(shè)計(jì)中的核心環(huán)節(jié)。 ● 波形輸入方式 10 波形輸入方式主要是用來建立和編輯波形設(shè)計(jì)文件，以及輸入仿真向量和功能測試向量。設(shè)計(jì)輸入通常有以下幾種形式 ： ● 原理圖輸入方式 是一種最直接的設(shè)計(jì)描述方式，要設(shè)計(jì)什么，就從軟件系統(tǒng)提供的元件庫中調(diào)出來，畫出原理圖。 (1)設(shè)計(jì)準(zhǔn)備 在系統(tǒng)設(shè)計(jì)之前，首先要進(jìn)行方案論證、系統(tǒng)設(shè)計(jì)和器件選擇等準(zhǔn)備工作。每一個(gè) IOB 控制一個(gè)引腳 ,可被配置為輸入、輸出活雙向 I/ O 功能。 9 第二章 總體結(jié)構(gòu)與工作原理 FPGA 結(jié)構(gòu) FPGA 一般 由三種可編程電路和一個(gè)用于存放編程數(shù)據(jù)的 SRAM 組成 ， 這三種可編程電路 包括 可編 程邏輯塊 (CLB) 、輸入 / 輸出模塊 ( IOB) 和互聯(lián)資 ( IR) 。 并且由于分立器件多，必然造成電源功耗大，芯片易發(fā)熱，影響芯片的使用壽命。傳統(tǒng)國內(nèi)外出租車計(jì)費(fèi)器多數(shù)由單片機(jī)實(shí)現(xiàn)，升級(jí)繁瑣，成本高。 課題設(shè)計(jì) 意義 出租車計(jì)價(jià)器是乘客與司機(jī)雙方的交易準(zhǔn)則，它是出租車行業(yè)發(fā)展的重要標(biāo)志，是出租車中最重要的工具。后仿真主要是檢驗(yàn) PCB板在實(shí)際工作環(huán)境中的可行性。 EDA技術(shù)的每一次進(jìn)步，都引起了設(shè)計(jì)層次上的一次飛躍，從設(shè)計(jì)層次上分， 70年代為物理級(jí)設(shè)計(jì) (CAD)， 80年代為電路級(jí)設(shè)計(jì) (CAE)， 90年代進(jìn)入到系統(tǒng)級(jí)設(shè)計(jì) (EDA)。所以利用VHDL語言設(shè)計(jì)數(shù)字系統(tǒng)時(shí)，可以根據(jù)硬件電路的設(shè)計(jì)需要，自行利用 PLD設(shè)計(jì)自用的 ASIC芯片 ，而無須受通用元器件的限制。 應(yīng)用邏輯綜合工具產(chǎn)生的門網(wǎng)絡(luò)表，將其轉(zhuǎn)換成 PLD的編程碼，即可利用 PLD實(shí)現(xiàn)硬件電路的設(shè)計(jì)。 第三層次是邏輯綜合。這一層次稱為寄存器傳輸描述（又稱數(shù)據(jù)流描述）。所謂行為描述，實(shí)質(zhì)上就是對(duì)整個(gè)系統(tǒng)的數(shù)學(xué)模型的描述。 支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用。在 VHDL語言中，設(shè)計(jì)的原始描述可以非常簡練，經(jīng)過層層加強(qiáng)后，最終可成為直接付諸生產(chǎn)的電路或版圖參數(shù)描述。于是，美國于 1981年提出了一種新的、標(biāo)準(zhǔn)化的 HDL，稱之為 VHSIC（ Very High Speed Integrated Circuit） Hardware Description Language，簡稱 VHDL。采用傳統(tǒng)方法設(shè)計(jì)數(shù)字系統(tǒng)，特別是當(dāng)電路系統(tǒng)非常龐大時(shí)，設(shè)計(jì)者必須具備較好的設(shè)計(jì)經(jīng)驗(yàn)，而且繁雜多樣的 原理圖的閱讀和修改也給設(shè)計(jì)者帶來諸多的不便。(2)VHDL可以用簡潔明確的代碼描述來進(jìn)行復(fù)雜控制邏輯設(shè)計(jì)， 靈活且方便，而且也便于設(shè)計(jì)結(jié)果的交流、保存和重用。為了克服以上不足， 1985年美國國防部正式推出了高速集成電路硬件描述語言 VHDL， 1987年 IEEE采納VHDL為硬件描述語言標(biāo)準(zhǔn)（ IEEE STD 1076）。 硬件描述語言（ HDL）是一種用于設(shè)計(jì)硬件電子系統(tǒng)的計(jì)算機(jī)語言，它用軟件編程的方式來描述電子系統(tǒng)的邏輯功能、電路結(jié)構(gòu)和連接形式，與傳統(tǒng)的門級(jí)描述方式相比，它更適合大規(guī)模系統(tǒng)的設(shè)計(jì)。 EDA技術(shù)的應(yīng)用廣泛，現(xiàn)在已涉及到各行各業(yè)。中國華大集成電路設(shè)計(jì)中心，也提供 IC設(shè)計(jì)軟件，但性能不是很強(qiáng)。 中國自 1995年以來加速開發(fā)半導(dǎo)體產(chǎn)業(yè)，先后建立了幾所設(shè)計(jì)中心，推動(dòng)系列設(shè)計(jì)活動(dòng)以應(yīng)對(duì)亞太地區(qū)其它 EDA市場的競爭。開展 “數(shù)控化 ”工程和 “數(shù)字化 ”工程。為了與臺(tái)灣和美國的設(shè)計(jì)工程師形成更有力的競爭，中國的設(shè)計(jì)隊(duì)伍有必要購入一些最新的 EDA技術(shù)。與 CAD相比， CAE除了有純粹的圖形繪制功能外，又增加了電路功能設(shè)計(jì)和結(jié)構(gòu)設(shè)計(jì)，并且通過電氣連接網(wǎng)絡(luò)表將兩者結(jié)合在一起，實(shí)現(xiàn)了工程設(shè)計(jì)。 EDA 發(fā)展概況 電子設(shè)計(jì)技術(shù)的核心就是 EDA技術(shù)， EDA是指以計(jì)算機(jī)為工作臺(tái)，融合應(yīng)用電子技術(shù)、計(jì)算機(jī)技術(shù)、智能化技術(shù)最新成果而研制成的電子 CAD通用軟件包，主要能輔助進(jìn)行三方面的設(shè)計(jì)工作，即 IC設(shè)計(jì)、電子電路 設(shè)計(jì)和 PCB設(shè)計(jì)。 4 (3) 降低了硬件電路設(shè)計(jì)難度 使用傳統(tǒng)的硬件電路設(shè)計(jì)方法時(shí) ， 往往要求設(shè)計(jì)人員設(shè)計(jì)電路前寫出該電路的邏輯表達(dá)式和真值表 ， 然后進(jìn)行化簡等 ， 這 使得工作起來相當(dāng)困難和煩雜 ， 特別是在設(shè)計(jì)復(fù)雜系統(tǒng)時(shí) ， 工作量大而且 容易出錯(cuò)。另外 ，由于設(shè)計(jì)文件是原理圖 ， 如果設(shè)計(jì)的系統(tǒng)比較 復(fù)雜 ， 那么其原理圖就要成千上萬張 ， 給存檔、閱讀和修改都帶來了不便。 EDA是電子設(shè)計(jì)自動(dòng)化（ Electronic Design Automation）的縮寫，在 20世紀(jì) 60年代中期從計(jì)算機(jī)輔助設(shè)計(jì) (CAD)、計(jì)算機(jī)輔助制造 (CAM)、計(jì)算機(jī)輔助測試 (CAT)和計(jì)算機(jī)輔助工程 (CAE)的概念發(fā)展而來的。支持大規(guī)模設(shè)計(jì)的分解 2 和已有設(shè)計(jì)的再利用。在 VHDL語言中，設(shè)計(jì)的原始描述可以非常簡練，經(jīng)過層層加強(qiáng)后，最終可成為直接付諸生產(chǎn)的電路或版圖參數(shù)描述。 編程器是一種專門用于對(duì)可編程器（如 EPROM,EEPROM,GAL,CPLD,PAL等）進(jìn)行編程的專業(yè)設(shè)備 PLD器件的邏輯功能描述一般分為原理圖描述和硬件描述語言描述，原理圖描述是一種直觀簡便的方法，它可以將現(xiàn)有的小規(guī)模集成電路實(shí)現(xiàn)的功能直接用 PLD器件來實(shí)現(xiàn)，而不必去將現(xiàn)有的電路用語言來描述，但電路圖描述方法無法做到簡練；硬件描述語言描述是可編程器件設(shè)計(jì)的另一種描述方法，語言描述可能精確和簡練地表示電路的邏輯功能，現(xiàn)在 PLD的設(shè)計(jì)過程中廣泛使用 。此外，一個(gè)設(shè)計(jì)系統(tǒng)應(yīng)該能給設(shè)計(jì)師提供充分自由的設(shè)計(jì)輸入方法和設(shè)計(jì)工具選擇。二十世紀(jì)后半期，隨著集成電路和計(jì)算機(jī)技術(shù)的飛速發(fā)展，數(shù)字系統(tǒng)也得到了飛速發(fā)展，其實(shí)現(xiàn)方法經(jīng)歷了由分立元件、 SSI、 MSI到 LSI、 VLSI以及 UVLSI的過程。這樣做減少了系統(tǒng)的功耗和成本 ,提高了性能和可靠性。 三： FPGA 的硬件設(shè)計(jì)。 在國內(nèi)外， 現(xiàn)在各大中城市出租車行業(yè)都已普及自動(dòng)計(jì)價(jià)器，所以計(jì)價(jià)器技術(shù)的發(fā)展已成定局。 我國在 70 年代開始出現(xiàn)出租車，但那時(shí)的計(jì)費(fèi)系統(tǒng)大都是國外進(jìn)口不但不夠準(zhǔn)確，價(jià)格還十分昂貴。隨著微電子技術(shù)的迅猛發(fā)展，速度更快、集成度更高的 FPGA 不斷出現(xiàn)，芯片上包含的資源也越來越豐富，可實(shí)現(xiàn)的功能越來越強(qiáng)，這使得 FPGA 在電子電路設(shè)計(jì)中扮演的角色越來越重要 。隨著城市旅游業(yè)的發(fā)展，出租車行業(yè)已成為城市的窗口，象征著一個(gè)城市的文明程度。 二：計(jì)費(fèi)器總體結(jié)構(gòu)與基本原理。 2 研究方法、手段及步驟： 1. 原理圖設(shè)計(jì)：針對(duì)本設(shè)計(jì)進(jìn)行相關(guān)硬件的原理設(shè)計(jì)，配合查閱網(wǎng)上資料 2. 用 Protel 軟件繪制原理圖 3. 用 VHDL 語言進(jìn)行軟件設(shè)計(jì) 4. 用 MAX+PLUSⅡ 對(duì)出租車計(jì)費(fèi)系統(tǒng)進(jìn)行仿真 參考文獻(xiàn)： [1] 金西 .VHDL 與復(fù)雜數(shù)字系統(tǒng)設(shè)計(jì) [M].西安：西安電子科技大學(xué)出版社， 2021：107150. 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