【正文】 的發(fā)展。 課題的主要研究內容 本課題的主要內容是基于 FPGA 的串行 flash 存儲器的設計研究，并兼顧程序的易用性以方便以后模塊的移植。另外，由于 A/D 芯片的時鐘與 flash 芯片的時鐘是由不同的時鐘源提供的，所以將 A/D芯片轉換好的數據先存入 FPGA的異步 FIFO中還解決了異步數據信號跨時鐘域的傳輸問題，避免了數字電路因該問題 可能出現的亞穩(wěn)態(tài)現象。 2． 2 FPGA 技術概述 可編程邏輯器件的發(fā)展歷史與開發(fā)工具 隨著嵌入式技術的飛速發(fā)展，對嵌入式系統的應用需求也呈現出不斷增長的態(tài)勢，因此，嵌入式技術也相應的取得了重要的進展，系統設備也不斷向高速化、集成化、低功耗方向發(fā)展?；谶@些高復雜度可編程邏輯器件的開發(fā)，很大程度上要依靠電子設計自動化（ Electronic Design Automation， EDA）來完成。一個完整的 FPGA 開發(fā)設計流程包括：電路功能設計、設計輸入、功能真、綜合、布局布線、布線后仿真、板級仿真以及 芯片編程與調試等主要步驟。常用的方法有硬件描述語言（ HDL）和原理圖輸入方法等。如果發(fā)現錯誤，則返回設計以修改邏輯設計。 （ 5）布局布線 布局布線是設計實現中最重要的過程，設計實現是將綜合生成的邏輯網表配置到具體的 FPGA 芯片上。時序仿真包含的延時信息最全，也最精確，能較好的反映芯片的實際工作情況。 它是作為 ASIC 領域 中的一種半定制電路而出現的，即解決了定制電路的不足，又克服了原有可編程器件門電路有限的缺點 [4]。 由于基于 LUT 的 FPGA 具有很高的集成度，其器件密度數萬門到數千萬門不等，可以完成極其復雜的時序邏輯電路與組合邏輯電路，因此適用于高速、高密度的高端數字邏輯電路設計領域。 FPGA 有如下幾種配置模式： （ 1）并行模式：并行 PROM、 Flash 配置 FPGA。 目前， FPGA 市場占有率最高的兩大公司 Xilinx 和 Altera 生產的 FPGA 都是基于 SARM 工藝的，需要在使用時外接一個片外存儲器以保存程序。查找表的功能是用于完成用戶需要的邏輯功能， CYCLONE II 系列器件中的查找表是 4 輸入 1 輸出的查找表。邏輯陣列的主題是 16 個邏輯單元，另外還有一些邏輯陣列內部的控制信號以及互聯通路，使得邏輯陣列具有一些特性。 （ 3）時鐘資源 Cyclone II 系列器件中時鐘資源主要包括全局時鐘樹和鎖相環(huán) PLL 兩個部分。 （ 5）輸入 /輸出引腳 Cyclone II 器件的輸入 /輸出引腳被分為幾組，每個輸入 /輸出組都有單獨的供電電源，因而用戶可以為不同的輸入輸出組提供不同的電壓，從而在不同的輸入 /輸出組內使用不同的輸入輸出標準。是 Motorola 首先在其 MC68HCXX 系列處理器上定義的。 SPI 總線系統可直接與各個廠家生產的多種標準外圍器件直接接口，該接口一般使用 4 條線：串行時鐘線（ SCK）、主機輸入/從機輸出數據線 MISO、主機輸出 /從機輸入數據線 MOSI 和低電平有效的從機選擇線 SS(有的 SPI 接口芯片帶有中斷信號線 INT、有的 SPI 接口芯片沒有主機輸出 /從機輸入數據線 MOSI)。這就允許在同一總線上連接多個 SPI 設備成為可能。數據輸出通過 SDO 線，數據在時鐘上升沿或下降沿時改變，在緊接著的下降沿或上升沿被讀取。同樣，在一個基于 SPI 的設備中，至少有一個主控設備。不同的 SPI 設備的實現方式不盡相同，主要是數據改變和采集的時間不同，在時鐘信號上沿或下沿采集有不同定義，具體請參考相關器件的文檔。 Flash Memory 技術概況 全球閃速存儲器的主要供應商有 AMD、 ATMEL、 Fujistu、 Hitachi、 Hyundai、Intel、 Micron、 Mitsubishi、 Samsung、 SST、 SHARP、 TOSHIBA，由于各自技術架構的不同，分為 幾大陣營。 DINOR 技術 Flash Memory 和 NOR 技術一樣具有快速隨機讀取的功能，按字節(jié)隨機編程的速度略低于 NOR，而塊擦除速度快于 NOR。 UltraNAND 西南科技大學城市學院本科生畢業(yè)論文 14 AMD 與 Fujistu 共同推出的 UltraNAND 技術，稱之為先進的 NAND 閃速存儲器技術。 AND 技術與 NAND 一樣采用“大多數完好的存儲器”概念，目前，在數據和文檔存儲領域中是另一種占重要地位的閃速存儲技術。這符合國際上低功耗的潮流，更促進了便攜式產品的發(fā)展。 由 EEPROM 派生的閃速存儲器 EEPROM 具有很高的靈活性 ,可 以單字節(jié)讀寫（不需要擦除 ,可直接改寫數據） ,但存儲密度小 ,單位成本高。（ 2） 與 EEPROM 比較 ,具有明顯的成本優(yōu)勢。 DataFlash Memory 是 ATMEL的專利產品 ,采用 SPI 串行接口 ,只能依次讀取數據 ,但有利于降低成本、增加系統的可靠性、縮小封裝尺寸。適合于諸如答錄機、尋呼機、數字相機等能接受串行接口和較慢讀取速度的數據或文件存儲應用。 Cyclone II 系列器件內部帶有乘法器，這些乘法器能用于完成高速乘法操作，使得 Cyclone II 系列器件的數字信號處理能力得到了增強。并行 Flash 存儲量大，速度快；而串行 Flash 存儲量相對較小，但體積小，連線簡單，可減小電路面積，節(jié)約成本，二者各有其優(yōu)缺點，可依據實際需要選取。 M25P80 的工作電壓范圍為 V～ V，具有整體擦除和扇區(qū)擦除、靈活的頁編程指令和寫保護功能，數據保存至少 20年，每個扇區(qū)可承受 100 000 次擦寫循環(huán)。 FPGA 與 flash 芯片之間的連接是由時鐘信號 IFCLK，控制信號 FIFO_Full、 FIFO_WR_en 和 FIFO_ADDR[1:0]以及數據信號FIFO_DATA[15:0]共同構成的。如果串行 flash 芯片的固件程序將其編程設置為使用外部時鐘源，則 IFCLK 可以由外部的 5MHz 至 48MHz 之間的任意頻率的時鐘源來驅動。1LSB，可以采用 至 的供電電源。另外，基準電壓源也可以作為標準電池、儀器表頭的刻度標準和精密電流源。目前按照 A/D 芯片正常工作的要求提供 3V 穩(wěn)壓電壓，則 W1/R18 比值應為 ， R18 目前阻值為 1K，那么可以調節(jié) W1 滑動變阻器值為 200 歐姆。在原理圖的繪制之前應該通盤考慮整個系統的布線情況，然后再按照芯片手冊提供的芯片的引腳逐個安排每個引腳的連接，否則將會出現在 PCB 布線過程中無法布通導線的情況。 VCCD_PLL：鎖相環(huán)引腳數字電壓輸入。 CLKnum（ LVDSCLKnump） ：鎖相環(huán)時鐘輸入。 PLLnum_OUTp（ I/O） ：鎖相環(huán)時鐘輸出。 另外， FPGA 的管腳中，有一些是全局時鐘，這些管腳在 FPGA 中已經做好了時鐘樹。 FPGA 的配置電路 如前所述， FPGA 是基于 SRAM 型結構的，其本身并不能固化程序。 DATA0： FPGA 的串行數據輸入，連接至配置器件 的串行數據輸出管腳。 nCEO： 下載鏈器件使能輸出，在一條下載鏈（ Chain）中，當第一個器件配置完成后，此信號將使能下一個器件開始進行配置，下載鏈的最后一個器件的nCEO 應懸空。 CONFIG_DONE： 配置結束信號。另外，除了使用 Altera 公司的配置芯片，也可以使用 Flash+CPLD 的方式去配置 FPGA。 西南科技大學城市學院本科生畢業(yè)論文 24 所不同的是前者下載程序至 FPGA，后者是編程配置芯片，然后再配置 FPGA。 M25P80 的工作電壓范圍為 V～ V，具有整體擦除和扇區(qū)擦除、靈活的頁編程指令和寫保護功能，數據保存至少 20年，每個扇區(qū)可承受 100 000 次擦寫循環(huán)。由于時鐘信號速率較高，所以在 PCB 布線時要特別注意減少干擾，最好采用地線屏蔽。在上電或寫使能無效指令操作，以及頁面編程、寫寄存器及擦除指令完成時，該寫使能位復位。片選信號拉低后立即送人 8位的讀寄存器指令，接下來 Flash 將內部寄存器的數值串行輸出， 8位寄存器內容反復輸出。讀數據指令時序如圖 。數據輸人完畢后片選信號必須置高。只是輸入的指令代碼不同，而部分擦除指令只需要在指令代碼后輸入需要擦除的地址即可，一次可擦除一塊。 在本設計中采用了兩個電源芯片，分別為 和 如圖 所示： 圖 電源芯片及周邊電路 西南科技大學城市學院本科生畢業(yè)論文 28 ASM1117 可以提供 1A 的電流，線性電源，它是用來給 FPGA 的內核提供。通常我們在以電路的工作類型或工作頻率將其劃分。在設計 PC 中若然這些電路處理不當的話，例如，將數字系統的地回流走線與模擬電路的地連接在一起。這樣有利于減少數字電路對模擬電路的干擾 。另外只要是地，最終都要接到一起，然后入大地。雖然有些板子沒有接大地，但發(fā)電廠是接大地的，板子上的電源最終還是會返回發(fā)電廠入地。 西南科技大學城市學院本科生畢業(yè)論文 30 第 4 章 串行 flash 讀寫設計系統的軟件設計 串行 Flash 讀寫設計 系統的軟件設計由 FPGA 的 Verilog HDL 軟件設計與Flash 芯片的固件程序設計及最終的 ModelSim 環(huán)境下的仿真測試三部分組成。完成一定功能的數字電路通常由一個或多個描述文件組成，描述文件按照某種語法進行編寫，之后利用 EDA 工具進行綜合、布局布線等工作，就可以轉化為實際電路 [44]。 VerilogHDL 是當前世界上應用最廣泛的硬件描述語言之一。自頂向下的設計是將一個大規(guī)模的數字電路系統從功能上化為若干個不相交的子模塊，每個子模塊又可以根據需要在功能上化為若干個二級子模塊，依此類推，直西南科技大學城市學院本科生畢業(yè)論文 31 到功能模塊小到比較容易實現為止。往 Flash中寫入數據時，先將數據寫入 FPGA 的 ROM 中，然后在 FPGA 內部根據 Flash的頁面編程時序將數據寫入 Flash 中。 FPGA 的 ROM 中的數據保存在 .mif 文件中， .mif 由 Matlab直接生成 .mif 文件，也可 QuartusII 軟件中生成。 flash_read 模塊按照 Flash 的讀數據格式發(fā)出控制信號，并將從 Flash 讀出的數據按照字節(jié)打包送到 txmit 模塊。一旦檢測到指令執(zhí)行完畢則執(zhí)行后續(xù)操作，這樣可節(jié)省時間。本論文是在導師何云龍老師的悉心指導及熱心關懷下完成的。 感謝實驗室所有成員在論文整理和完成過程中給予的關心和幫助。Industrialamp。 最后，深 深地感謝自己的家人和朋友，感謝他們多年來為我的求學之路所付出的無限艱辛，他們的殷切期盼是我人生道路上永遠的動力。何云龍老師淵博的學識，嚴謹的治學態(tài)度和豐富的科研知識對我產生了積極而又深遠的影響，不斷激勵我在以后的學習和工作中不斷取得進步。 西南科技大學城市學院本科生畢業(yè)論文 34 致謝 由于系統設計所牽涉的技術面較廣，以及本人水平的限制，本課題在研究過程中還存在許多的不足之處，有待做進一步的完善。 圖 flash 模塊圖 西南科技大學城市學院本科生畢業(yè)論文 33 需要注意的是，一些指令在操作完成后，需要留出一段時間 Flash 進行數據處理，如寫寄存器周期 (tw)為 5 ms～ 15 ms，頁面編程周期 (tpp)為 ms～ 5 ms，部分擦除周期 (tse)為 1 s～ 3 s，而整體擦除周期 (tBE)為 10 s～ 20 s。在調試中，為了驗證程序的正確性，可將從 Flash 中讀出的數據通過串口送到計算機，模塊圖如圖 。 2所示。 圖 串行 Flash 讀寫設計的軟件設計 Flash 正常工作時必須嚴格按照 Flash 的時序控制信號。以下說明 Verilog HDL 的設計思想。到目前為止已經出現了上百種硬件描述語言，如今最常用的為 VHDL 與 Verilog HDL 兩種。軟件設計的主要工具為：開發(fā) Verilog HDL 的 Quartus II 集成開發(fā)環(huán)境、開發(fā) flash 芯片固件 C51 程序的 KeilμVision 2 開發(fā)軟件以及 ModelSim 環(huán)境下的 Testbench 仿真測試臺。 0 歐電阻相當于很窄的電流通路，能夠有效地限制環(huán)路電流，使噪聲得到抑制。地是參考 0