【正文】 法，每一步都直關(guān)整體的性能，所以，要步步為營，細心謹(jǐn)慎，對每一個思路，每一句程序都要清清楚楚，一目了然，總之，在設(shè)計 中，不僅增加了自己的專業(yè)知識，而且增強了自信，使自己相信在未來的工作中，也會充分發(fā)揮自己的才能，實現(xiàn)人生價值。 回顧我們所學(xué)的知識，有單片機， EDA，模擬電路，數(shù)字電路，及程序語言，綜合考慮自身的愛好及熟練程度，我決定用 EDA 來完成這一項目。 圖 45 控制仿真的示意圖 基于 FPGA 的電子琴設(shè)計 14 控制分頻仿真，如圖 46所示 。 基于 FPGA 的電子琴設(shè)計 12 圖 41 頂層模塊仿真示意圖 圖 41頂層模塊的仿真 頻器 仿真 分頻器仿真，如圖 42所示。 num_dec=numdec。 numf =not (numdec(3) and numdec(2) and numdec(1) and numdec(0))。 when others = musicdec =1000。event and clk98in =39。 when others= numdec =1111。 when 011101= numdec =0111。 when 001101= numdec =0011。event and clk98in =39。 signal numdec,musicdec :std_logic_vector(3 downto 0)。 num_f,music_f :out std_logic )。 entity yima is port(clk98in : in std_logic。 library ieee。 end process。139。139。) then q1=key_in。 architecture a of fangdou is signal q1,q2,q: std_logic。 entity fangdou is port(clk195in: in std_logic。 end 。 clk195=clk_195。 clk_98=counter(10)。139。 end process p2。 clk_8=39。 then if count1=12500 then clk_8=39。 基于 FPGA 的電子琴設(shè)計 8 p2: process(clk_100k) variable count1: integer range 0 to 12500。 end if 。 count:=0。event and clk1M=39。 signal cp2:std_logic_vector(1 downto 0)。 end fenpin。 clk100k ,clk195: out std_logic。 use 。而要準(zhǔn)確地演奏出一首樂曲，僅僅讓揚聲器能夠 發(fā)聲 是不 基于 FPGA 的電子琴設(shè)計 7 夠的，還必須準(zhǔn)確地控制樂曲的節(jié)奏，即樂曲中每個音符的發(fā)生頻率及其持續(xù)時間是樂曲能夠連續(xù)演奏的兩個關(guān)鍵因素。 根據(jù)頂層原理圖，共分成 6 個模塊： 分頻器模塊、 防抖動模塊 、 鍵盤譯碼模塊 、 控制模塊 、控制分頻模塊、音符分頻模塊。 u8:tone port map (index ,tone1)。 u4:fangdou port map(clk_195,key_x(2),key_dec(2))。 begin key_x =x。 signal cp2 : std_logic_vector(1 downto 0)。 signal tone1: integer range 770 to 1024。 ponent speaker port( clk100kin: in std_logic。 end ponent 。 ponent ctrl port( clk98in1 ,clk8in : in std_logic。 cp4in : in std_logic_vector(3 downto 0)。 key_out: out std_logic)。 cp4out : out std_logic_vector(3 downto 0))。 end em。 entity em is port(clk1M: in std_logic。 use 。當(dāng)一個 8Hz的時鐘脈沖來到時，樂譜發(fā)生器模塊輸出一個音符數(shù)據(jù)給分頻系數(shù)模塊，分頻系數(shù)模塊輸出此音符相應(yīng)的分頻系數(shù)，將分頻系數(shù)送給數(shù)控分頻器模塊，當(dāng)100kHz 的時鐘脈沖來到時，數(shù)控分頻器就根據(jù)分頻系數(shù)輸出相應(yīng)的頻率 (即此音符所對應(yīng)的發(fā)生頻 率 )給揚聲器，揚聲器就可發(fā)出對應(yīng)音符的聲音來 .連續(xù)的 8Hz 的時鐘脈沖就將樂譜發(fā)生器里所存儲的音符數(shù)據(jù)一個接一個的送給了分頻系數(shù)模塊，再經(jīng)過數(shù)控分頻模塊 ,最后揚聲器一個接一個的發(fā)出音符數(shù)據(jù)所對應(yīng)的聲音 ，樂曲也就連貫了。 利用上面的公式可以計算出 tone。 系統(tǒng)組成結(jié)構(gòu)，如圖 21所示。 （ 3）采用系統(tǒng)晶振 1MHZ 時鐘頻率。目前常用的 IEEE 標(biāo)準(zhǔn)硬件描述語言有 VHDL 和 VerilogHDL。與傳統(tǒng)邏輯電路和門陣列（如 PAL， GAL 及 CPLD 器件）相比， FPGA 具有不同的結(jié)構(gòu)，F(xiàn)PGA 利用小型查找表（ 16 1RAM）來實現(xiàn)組合邏輯，每個查找表連接到一個 D 觸發(fā)器的輸入端，觸發(fā)器再來驅(qū)動其他邏輯電路或驅(qū)動 I/O，由此構(gòu)成了即可實現(xiàn)組合邏輯功能又可實現(xiàn)時序邏輯功能 的基本邏輯單元模塊，這些模塊間利用金屬連線互相連接或連接到 I/O模塊。 EDA 工具從數(shù)字系統(tǒng)設(shè)計的單一領(lǐng)域，發(fā)展到 了 今天，應(yīng)用范圍已 經(jīng)涉及模擬、微波等多個領(lǐng)域，可以實現(xiàn)各個領(lǐng)域電子系統(tǒng)設(shè)計的測試、設(shè)計方針和布局布線等。由于 VHDL 電路描述語言能涵蓋的范圍相當(dāng)廣，能適用于各種不同階層的設(shè)計工程師的需要，所以 VHDL 電路設(shè)計毫無疑問的成為硬件設(shè)計工程師的必備工具。 FPGA（ Field－ Programmable Gate Array），現(xiàn)場可編程門陣列，它是在 PAL、 GAL、CPLD 等可編程器件的基礎(chǔ)上進一步發(fā)展的產(chǎn)物。 紫瑯職業(yè)技術(shù)學(xué)院 畢業(yè)設(shè)計 題 目： 基于 FPGA 的電子琴設(shè)計 副 標(biāo) 題： 學(xué) 生 姓 名： 唐張鵬 所在系、專業(yè)： 機電工程系、機電一體化技術(shù) 班 級： 機電 3093 指 導(dǎo) 教 師： 郭愛云、孫健華 日 期： 摘 要 I 摘 要 電子琴屬于電子樂器，發(fā)音音量可以自由調(diào)節(jié)。當(dāng)前市場上的電子琴價格昂貴，且產(chǎn)品升級換代必須更新大部