畢業(yè)設(shè)計(jì)論文—基于fpga的電子琴設(shè)計(jì)(參考版)
2024-12-07 16:31本頁(yè)面
【正文】 雖然在設(shè)計(jì)中也會(huì)碰到難以解決的問(wèn)題，但經(jīng)過(guò)查閱資料，請(qǐng)教老師，同學(xué)都能得到完美的解決，自己也從中受益匪淺，以后碰到困難，也會(huì)選擇很好的方法，使問(wèn)題簡(jiǎn)單化，通過(guò)設(shè)計(jì)不僅回顧了以前學(xué)過(guò)的知識(shí)，而且體會(huì)的一個(gè)完整的設(shè)計(jì)系統(tǒng)的步驟及方法，每一步都直關(guān)整體的性能，所以，要步步為營(yíng)，細(xì)心謹(jǐn)慎，對(duì)每一個(gè)思路，每一句程序都要清清楚楚，一目了然，總之，在設(shè)計(jì) 中，不僅增加了自己的專業(yè)知識(shí)，而且增強(qiáng)了自信，使自己相信在未來(lái)的工作中，也會(huì)充分發(fā)揮自己的才能，實(shí)現(xiàn)人生價(jià)值。 回顧我們所學(xué)的知識(shí)，有單片機(jī)， EDA，模擬電路，數(shù)字電路，及程序語(yǔ)言，綜合考慮自身的愛(ài)好及熟練程度，我決定用 EDA 來(lái)完成這一項(xiàng)目。 圖 47 音符分頻仿真的示意 圖 基于 FPGA 的電子琴設(shè)計(jì) 15 總 結(jié) 時(shí)間如流水，白駒過(guò)隙，一轉(zhuǎn)眼我們美好的大學(xué)生活即將接近尾聲，作為考察或者對(duì)我們所學(xué)知識(shí)的總結(jié)與應(yīng)用，畢業(yè)論文體現(xiàn)了，我們的綜合素質(zhì)與能力，所以認(rèn)真完成自己的論文也是對(duì)自己三年來(lái)學(xué)習(xí)的回顧，對(duì)人生中最絢麗的生活畫上圓滿的句號(hào)。 圖 45 控制仿真的示意圖 基于 FPGA 的電子琴設(shè)計(jì) 14 控制分頻仿真，如圖 46所示 。 圖 43 防抖仿真的示意圖 基于 FPGA 的電子琴設(shè)計(jì) 13 鍵盤譯碼仿真，如圖 44所示。 基于 FPGA 的電子琴設(shè)計(jì) 12 圖 41 頂層模塊仿真示意圖 圖 41頂層模塊的仿真 頻器 仿真 分頻器仿真，如圖 42所示。 end 。 num_dec=numdec。 num_f =numf。 numf =not (numdec(3) and numdec(2) and numdec(1) and numdec(0))。 end if 。 when others = musicdec =1000。) then case z is when 101101= musicdec =0100。event and clk98in =39。 end if 。 when others= numdec =1111。 when 100111= numdec =1001。 when 011101= numdec =0111。 when 010111= numdec =0101。 when 001101= numdec =0011。) then case z is when 000111= numdec =0001。event and clk98in =39。cp4in。 signal numdec,musicdec :std_logic_vector(3 downto 0)。 architecture a of yima is signal numf, musicf: std_logic。 num_f,music_f :out std_logic )。 cp4in: in std_logic_vector(3 downto 0)。 entity yima is port(clk98in : in std_logic。 use 。 library ieee。 end 。 end process。 else q=q1 and q2。139。 end if 。139。 if(clk195in39。) then q1=key_in。event and clk195in=39。 architecture a of fangdou is signal q1,q2,q: std_logic。 key_out: out std_logic)。 entity fangdou is port(clk195in: in std_logic。 use 。 end 。 cp2out=cp2。 clk195=clk_195。 cp2=counter(12 downto 11)。 clk_98=counter(10)。 end if。139。 p3: process(clk_100k) begin if clk_100k39。 end process p2。 end if。 clk_8=39。 count1:=0。 then if count1=12500 then clk_8=39。event and clk_100k=39。 基于 FPGA 的電子琴設(shè)計(jì) 8 p2: process(clk_100k) variable count1: integer range 0 to 12500。 end process p1。 end if 。 clk_100k=39。 count:=0。 then if count =9 then clk_100k=39。event and clk1M=39。 begin p1: process(clk1M) variable count: integer range 0 to 9。 signal cp2:std_logic_vector(1 downto 0)。 signal clk_100k:std_logic。 end fenpin。 cp2out : out std_logic_vector(1 downto 0)。 clk100k ,clk195: out std_logic。 use 。 use 。其內(nèi)部實(shí)際是一個(gè)計(jì)數(shù)器，根據(jù)所需要的要求進(jìn)行不同的分頻設(shè)計(jì)。而要準(zhǔn)確地演奏出一首樂(lè)曲，僅僅讓揚(yáng)聲器能夠 發(fā)聲 是不 基于 FPGA 的電子琴設(shè)計(jì) 7 夠的，還必須準(zhǔn)確地控制樂(lè)曲的節(jié)奏，即樂(lè)曲中每個(gè)音符的發(fā)生頻率及其持續(xù)時(shí)間是樂(lè)曲能夠連續(xù)演奏的兩個(gè)關(guān)鍵因素。樂(lè)曲中的每一音符對(duì)應(yīng)著一個(gè)確定的頻率，要想 FPGA發(fā)出不同音符的音調(diào)，實(shí)際上只要控制它輸出相應(yīng)音符的頻率即可。 根據(jù)頂層原理圖，共分成 6 個(gè)模塊： 分頻器模塊、 防抖動(dòng)模塊 、 鍵盤譯碼模塊 、 控制模塊 、控制分頻模塊、音符分頻模塊。 y=key_y。 u8:tone port map (index ,tone1)。 u6:yima port map (clk_98,cp2,key_dec,numdec,musicdec,numf,musicf)。 u4:fangdou port map(clk_195,key_x(2),key_dec(2))。 u2:fangdou port map(clk_195,key_x(0),key_dec(0))。 begin key_x =x。 signal clk_100k,clk_98: std_logic。 signal cp2 : std_logic_vector(
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