【正文】 過語言提供的屬性包括進(jìn)去 )、便于文檔管理、易于理解和設(shè)計(jì)重用。 但是 掌握 VHDL 設(shè)計(jì)技術(shù)就比較困難。 TC1602 液晶模塊 的工作方式 本課題中使用的 TC 1602 液晶模塊 采用標(biāo)準(zhǔn)的 16 腳接口，其引腳功能如下： 第 1 腳： VSS 為電源 地 ，接 GND。 第 5 腳： RW 為讀寫信號(hào)線 端 ，低電平時(shí)進(jìn)行 得是 寫操作 ，高電平時(shí)進(jìn)行 的是 讀操作 。 東北大學(xué)東軟信息 學(xué)院 畢業(yè)設(shè) 計(jì)（論文） 第 3章 系統(tǒng)分析 9 第 7～ 14 腳： D0～ D7 為 8 位雙向數(shù)據(jù)線。除此之外 還有字符生成 RAM（ CGRAM）512 字節(jié)，供用戶自定義字符。（說明： 1 為高電平、 0 為低電平） 指令 1：清顯示。 表 1602 液晶模塊內(nèi)部的控制器共有 11 條控制指令 東北大學(xué)東軟信息 學(xué)院 畢業(yè)設(shè) 計(jì)（論文） 第 3章 系統(tǒng)分析 10 指令 3： 輸入方式設(shè)置。 I/D=1：光標(biāo)自左往 右移動(dòng)， AC 加一。 功能：該指令用來控制閃爍 ，光標(biāo)及 畫面 的開和關(guān)。顯示不動(dòng) 0 1：光標(biāo)由左向右移動(dòng)且 AC 加一。在這種模式下傳送的方式為先告 4 位，后低 4 位。隨后 計(jì)算機(jī)歲數(shù)據(jù)的操作是對(duì) CGRAM 的讀 /寫操作。 指令 9：讀忙 標(biāo)志位及 地址 。功能：寫數(shù)據(jù)到 CGRAM 或 DDRAM。功能：從 CGRAM 或 DDRAM 讀出 8 位數(shù)據(jù)。然后介紹一下 FPGA 向液晶顯示屏控制芯片發(fā)送指令的流程，上電后，必須傳送給液晶顯示屏控制芯片初始化命令，初始化結(jié)束后，還要傳輸指定地址、計(jì)數(shù)器地址和顯示字符的編碼數(shù)據(jù)。在數(shù)據(jù)通道的提取中，規(guī)劃出所需要的單元模塊，模塊之間鏈接的關(guān)系。控制單元的控制信號(hào)由數(shù)據(jù)通道處理，把處理的結(jié)果反饋給控制單元。最后實(shí)現(xiàn)使用FPGA 在 LCD 上顯示任意的英文字符 和阿拉伯?dāng)?shù)字 ，另外要能根據(jù)輸入數(shù)據(jù)的變化同步變化 LCD 上顯示的內(nèi)容。 D1 D2 D3 D4 D5 D6 D7 RS RW E D0 BLK GUN VL BLA VCC 1 2 3 4 5 6 7 8 14 15 16 VCC(+5V) 對(duì)比度 背光 R1 47 W 10K AT89S51 LCD TC1602 東北大學(xué)東軟信息學(xué)院畢業(yè)設(shè)計(jì)（論文） 第 4章 系統(tǒng)設(shè)計(jì) 14 圖 液晶模塊的內(nèi)部顯示地址 流程圖和狀態(tài)機(jī)的設(shè)計(jì) FPGA 向液晶顯示屏控制芯片發(fā)送指令的流程圖 如 圖 所示，首先接通電源，發(fā)送功能控制字，如果等待時(shí)間大于 15 毫秒的時(shí)候，重復(fù)發(fā)送功能控制字。由于執(zhí)行不同的操作過程，需要的時(shí)間也不一樣，因此采用計(jì)數(shù)器與狀態(tài)機(jī)配合的方式。此時(shí)順序執(zhí)行 S5 狀態(tài)的每條語句，跳轉(zhuǎn)到 S6 狀態(tài)。 Spartan3 FPGA 系列提供各種高級(jí)應(yīng)用，接近世界主流設(shè)計(jì)理念，其中包括硬件嵌入式 18*18 乘法器來支持高性能 DSP 數(shù)字信號(hào)處理功能；片上數(shù)字時(shí)鐘管理（ DCM）系統(tǒng)，不需要外部時(shí)鐘管理器件，包括頻率合成，相位移動(dòng)，占空比恢復(fù)等一系列功能；分布式存儲(chǔ)器與 16bit移位寄存器邏輯（ SRL16） 能夠使硬件環(huán)境更加穩(wěn)定實(shí)現(xiàn) DSP 功能； 18KB 個(gè) RAM 可以用來做緩存和高速緩存；數(shù)字片上終端電阻（ DCI）能夠完全去除對(duì)多個(gè)外部電阻的依賴； 8 個(gè)獨(dú)立的 I/O 組支持 24 種不相同的 I/O 標(biāo)準(zhǔn)。 FPGA 的芯片結(jié)構(gòu)：目前主流的 FPGA 仍然是基于查找表技術(shù)所研發(fā)的，包括這次所使用的，這已經(jīng)完全超過了先前版本的基本功能，并且整合了常用的功能，使 FPGA開發(fā)板更加實(shí)用。在硬件設(shè)計(jì)領(lǐng)域中， FPGA 的相對(duì)成熟的技術(shù)在通訊，信息處理等領(lǐng)域開發(fā)出了令人滿意的行業(yè)需求，并且因?yàn)?FPGA 技術(shù)在接口技術(shù)，控制， IP 核技術(shù)上的不斷創(chuàng)新，使有條件的實(shí)現(xiàn)一個(gè)構(gòu)造簡單，功能全面的系統(tǒng)產(chǎn)品的設(shè)計(jì)研發(fā)。第二個(gè)輸出端是 lcd_en， 為讀 /寫操作允許控制脈沖輸出信號(hào)，高電平有效 ，第三個(gè)輸出端是 lcd_rs，表示 為寄存器選擇控制輸出信號(hào)，當(dāng) lcd_rs 為低電平時(shí)，表示數(shù)據(jù)總線傳輸?shù)氖敲羁刂菩盘?hào)，當(dāng) lcd_rs 為高電平時(shí)，表示數(shù)據(jù)總線傳輸?shù)氖菙?shù)據(jù)信號(hào)； 第四個(gè)輸出端是 lcd_rw，表示的是 讀 /寫控制輸出信號(hào)，當(dāng) lcd_rw 為低電平時(shí)，表示向液晶顯示屏控制芯片寫數(shù)據(jù)，當(dāng) lcd_rw 為高電平時(shí)，表示的是 讀取數(shù)據(jù) 。 end else begin num=0。b0。b0011。 datat=datat+1。 state=write_dataup4_1 。 state=write_datadown4_1。 end else begin data= myramup[datat][3:0]。 lcd_rs=139。 state=set_ddramadddown。 end write_dataup4_2: begin lcd_rs=139。 data= myramdown[datat][7:4]。 state=write_dataup4_1。 end end default: begin state=write_instr。 系統(tǒng)測(cè)試 仿真波形 在系統(tǒng) 仿真得出 波形時(shí)，出現(xiàn)無波形現(xiàn)象，查找后，發(fā)現(xiàn)是幾個(gè)使能端的配置出現(xiàn)問題經(jīng)過分析，得出 lcd_en、 lcd_rs、 lcd_rw、 reset 的初始值分別為 0、 0、 0、 1， 并如下圖（圖 ，圖 ）中進(jìn)行變化時(shí)， data [3:0]、 TX_FILE[31:0]、的 波形正確 ，且 TX_ERROR波形表示無錯(cuò)誤。 東北大學(xué)東軟信息學(xué)院畢業(yè)設(shè)計(jì)（論文） 第 7章 結(jié)論 24 第 7 章 結(jié) 論 通過 兩 個(gè)月的努力，在老師與同學(xué)們的指導(dǎo)幫助下， 基于 FPGA 的 LCD 驅(qū)動(dòng)顯示電路的設(shè)計(jì)與實(shí)現(xiàn) 系統(tǒng)的開發(fā)終于 順利的完成了?？紤]其 易用性，以方便之后模塊的移植和應(yīng)用 ，所以本項(xiàng)目從設(shè)計(jì)之初就體現(xiàn)了較好的整體性。再次，我還應(yīng)該多掌握些 驗(yàn)證，檢測(cè)方面 的 技術(shù) ，提高自身 專業(yè)英語水平 ，提高自己 使用英文 軟件的能力。沒有 田 老師的幫助也就沒有今天的這篇論文。在此，也對(duì)他們表示衷心 感謝。感謝我的班主任 葉景明老師，陳麗媛老師 ，謝謝他 們 在這四年中為我們?nèi)嗨龅囊磺?，?們 不求回報(bào)，無私奉獻(xiàn)的精神很讓我感動(dòng)，再次向 您們 表示由衷的感謝。此外，本系統(tǒng)只是 LCD 驅(qū)動(dòng)顯示 電路 中一部分， 其中的功能還 沒有完全開發(fā)出來，隨著水平的提高和對(duì)專業(yè)的認(rèn)識(shí)，我將會(huì) 不斷開發(fā)，改進(jìn)和 版本升級(jí)。首先，最初開發(fā)本系統(tǒng)時(shí)，對(duì)開發(fā)工具的掌握還不 很全面，走了不少彎路。此電路具有以下功能： 在 LCD 液晶顯示器 上顯示任意的英文字符和 阿拉伯 數(shù)字，根據(jù)輸入數(shù)據(jù)的變化同步變化 LCD 液晶顯示器 上顯示的內(nèi)容， 將儲(chǔ)存模塊中的 數(shù)據(jù)正常地顯示 在 LCD 液晶顯示器 上。 圖 仿真波形 1 1253 納秒 圖 仿真波形 963 1253 納秒 對(duì) TC1602 液晶顯示器進(jìn)行 FPGA 驗(yàn)證 將 lcdcontrol_verilog 電路下載到 Xilinx Spartan3S1500 FPGA 開發(fā)板 上 。它在軟件的整個(gè)生存期中占據(jù)重要的位置，對(duì)軟件可靠性保證具有極其重要的意義。 datat=datat+1。 end write_datadown4_2: begin if(datat==39) begin data= myramdown[datat][3:0]。 lcd_rs=139。b0000。 data=439。 state=write_dataup4_1。 datat=0。b1。b0000。 end … … 東北大學(xué)東軟信息學(xué)院畢業(yè)設(shè)計(jì)（論文） 第 5章 系統(tǒng)實(shí)現(xiàn) 20 else if(datat==10) //設(shè)置 DDRam中的字體顯示位置 begin data=439。b0。 end end always (posedge lcd_clk or negedge reset) begin if(!reset) begin state=write_instr。 圖 電路圖 東北大學(xué)東軟信息學(xué)院畢業(yè)設(shè)計(jì)（論文） 第 5章 系統(tǒng)實(shí)現(xiàn) 19 系統(tǒng)主程序代碼 節(jié)選 always (posedge clk) begin if(num2339。 系統(tǒng)的實(shí)現(xiàn) 電路圖 在 Xilinx ISE 軟件中仿真后得出電路圖（圖 ），本框圖共有兩個(gè)輸入端和四個(gè)輸出端，分別為 clk 、 reset、 data[3:0]、 lcd_rs、 lcd_rw、 lcd_en。這些模塊提供了強(qiáng)大的功能，是設(shè)計(jì)者更加有效的完成設(shè)計(jì)。 Digital Lab 設(shè)計(jì)的 Spartan3 MB 開發(fā)工具包括了提供了探索這些特色功能的完美平臺(tái)，令設(shè)計(jì)者快速的有效的適應(yīng)市場(chǎng)商機(jī)的需要，從而使系統(tǒng)優(yōu)化達(dá)到最優(yōu)的性價(jià)比。如果狀態(tài)機(jī)工作出現(xiàn)錯(cuò)誤，設(shè)置一個(gè)錯(cuò)誤狀態(tài) S7，此時(shí)跳轉(zhuǎn)到錯(cuò)誤狀態(tài) S7，之后跳轉(zhuǎn)回 S0 狀態(tài)，指就是本狀態(tài)機(jī)得工作原理。 狀態(tài)機(jī) 狀態(tài)機(jī)如圖（圖 ）所示，其中 圖 狀態(tài)機(jī) S0: write_instr S1: write_dataup4_1 S2: write_datadown4_1 S 0 S 7 S 1 S 6 S 4 S 3 S 5 S 2 !reset Datat=10 Datat!=39 Datat10 Datat=39 Datat=39 Wrong Datat!=39 東北大學(xué)東軟信息學(xué)院畢業(yè)設(shè)計(jì)（論文） 第 4章 系統(tǒng)設(shè)計(jì) 16 S3: set_ddramaddup S4: set_ddramadddown S5: write_dataup4_2 S6: write_datadown4_2 S7: Default 當(dāng) 復(fù)位鍵 reset 等于一的時(shí)候， S0 狀態(tài)開始工作，根據(jù)代碼可以看出，當(dāng) datat小于或等于十的時(shí)候都在 S0 狀態(tài)循環(huán)工作，當(dāng) datat 大于十的時(shí)候跳轉(zhuǎn)到 S1 狀態(tài)，在 S1 狀態(tài)順序執(zhí)行完每條語句之后