【正文】 WHEN 010=Q=D2。 WHEN OTHERS=NULL。 頂層模塊的 VHDL 源程序： LIBRARY IEEE。 Q:OUT STD_LOGIC_VECTO。 ENTITY bysj IS PORT( CLK,CLR:IN STD_LOGIC。 END PROCESS。 WHEN 100=Q=D4。 ARCHITECTURE rtl OF selecter IS BEGIN PROCESS(SEL) BEGIN CASE SEL IS WHEN 000=Q=D0。 27 ENTITY selecter IS PORT( SEL:IN STD_LOGIC_VECTOR(2 DOWNTO 0)。 END PROCESS。 WHEN 63=Q=conv_std_logic_vector(255,8)。 WHEN 59=Q=conv_std_logic_vector(245,8)。 WHEN 55=Q=conv_std_logic_vector(217,8)。 WHEN 51=Q=conv_std_logic_vector(176,8)。 WHEN 47=Q=conv_std_logic_vector(124,8)。 WHEN 43=Q=conv_std_logic_vector(75,8)。 WHEN 39=Q=conv_std_logic_vector(34,8)。 WHEN 35=Q=conv_std_logic_vector(8,8)。 WHEN 31=Q=conv_std_logic_vector(0,8)。 WHEN 27=Q=conv_std_logic_vector(13,8)。 WHEN 23=Q=conv_std_logic_vector(43,8)。 WHEN 19=Q=conv_std_logic_vector(87,8)。 WHEN 15=Q=conv_std_logic_vector(137,8)。 WHEN 11=Q=conv_std_logic_vector(186,8)。 WHEN 7=Q=conv_std_logic_vector(225,8)。 WHEN 3=Q=conv_std_logic_vector(249,8)。 END IF。EVENT AND CLK=39。 BEGIN IF CLR=39。 ENTITY sin IS PORT( CLK,CLR:IN STD_LOGIC。 正弦波函數(shù)發(fā)生模塊的 VHDL 源程序： LIBRARY IEEE。 END IF。THEN IF TAG=39。 END PROCESS。 ELSE CNT:=0。 ELSIF CLK39。 BEGIN IF CLR=39。 Q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。 方波函數(shù)發(fā)生模塊的 VHDL 源程序： LIBRARY IEEE。 END IF。 END IF。139。THEN IF TAG=39。THEN TMP:=00000000。 ARCHITECTURE rtl OF ladder IS BEGIN PROCESS(CLK,CLR) VARIABLE TMP:STD_LOGIC_VECTOR(7 DOWNTO 0)。 USE 。 END PROCESS。 23 END IF。 ELSE IF TMP=00000001THEN TMP:=00000000。 TAG:=39。139。139。 END triigle。 USE 。 Q=TMP。THEN IF TMP=00000000THEN TMP:=11111111。THEN TMP:=11111111。 END decrease。 USE 。 Q=TMP。THEN IF TMP=11111111THEN TMP:=00000000。THEN TMP:=00000000。 END increase。 USE 。導(dǎo)致了 整個設(shè)計時間上的延長，再后來軟件仿真，結(jié)果出不來等等問題。 因此采用基于 EDA 設(shè)計的函數(shù)發(fā)生器簡單快捷且方便可調(diào)，其修改和擴充功能強大，其開發(fā)及生產(chǎn)價值很大。 （ 2）在信號量化的過程中 ， 可以實現(xiàn)任意模數(shù)的計數(shù)器 ， 如加、減計數(shù) ， 方便的實現(xiàn)遞增 、 遞減 斜波 的設(shè)計。1 第五章 結(jié)束語 總結(jié) 本設(shè)計利用了具有強大仿真功能和設(shè)計功能的 QuartusII 軟件進行仿真，實現(xiàn)了遞增斜波、遞減斜波、三角波等六種波形的智能函數(shù)發(fā)生器的設(shè)計。其電路圖和仿真結(jié)果圖如下所示。其頻率取決于讀取數(shù)據(jù)的速度。 圖 48 梯形波信號產(chǎn)生模塊電路圖 圖 49 梯形波函數(shù)發(fā)生電路波形仿真圖 方波信號產(chǎn)生模塊 方波產(chǎn)生原理：其內(nèi)部計數(shù)到達 64 時，根據(jù)輸出標志的數(shù)值輸出對應(yīng)的數(shù)值， 15 輸出只有兩種取值：最小值表示為全 0（十進制表示為 0）、最大值表示為全 1（十進制表示為 255），每經(jīng)過一定數(shù)量的時鐘周期（本次設(shè)計中設(shè)定為 64），輸出信號在兩個輸出取值之間進行翻轉(zhuǎn)，連續(xù)的輸出便成了觀測的方波波形。圖 47 說明了三角波函數(shù)在最大值（即輸出全 1）附近的波形變化。 C L KC L RQ [ 7 . . 0 ]in c re a s ein s tV C CC L KIN P U TV C CC L RIN P U TQ [ 7 . . 0 ]O U T P U T 圖 41 遞增斜波信號產(chǎn)生模塊電路圖 圖 42 遞增斜波函數(shù)發(fā)生電路波形仿真圖 遞減斜波信號產(chǎn)生模塊 遞減斜波產(chǎn)生原理：當復(fù)位信號為 1 時，電路清零，恢復(fù)為初始狀態(tài)，輸出全為1；每當復(fù)位信號為 0 并檢測到時鐘上升沿時，計數(shù)器值減 1，當增加到 0 后賦值到最大。軟件設(shè)計流程圖見圖 32。梯形波是以一定的常數(shù)遞增的。 本系統(tǒng)電路設(shè)計簡單，且可以根據(jù)實際的不同需要，修改程序時寫入相應(yīng)的波形數(shù)據(jù)，即可輸出想要的波形，而無需更改硬件電路，該設(shè)計成本低，可靠性高，操作靈活方便 [6]。其中信號產(chǎn)生模塊用來產(chǎn)生所需要的 6 種信號，這些信號的產(chǎn)生可以有多種方式，如用計數(shù)器直接產(chǎn)生信號輸出 ,或者用計數(shù)器產(chǎn)生存儲器的地址，在存儲器中存放信號輸出的數(shù)據(jù)。 本設(shè)計主要由波形選擇部分，波形發(fā)生部分和輸出部分組成。 （ 9) 全局編譯。 （ 5) 建立原理圖或用 VHDL 語言描述設(shè)計電路。 （ 2) 選擇路徑。 QuartusII 軟件提供了可編程片上系統(tǒng) (SOPC)設(shè)計的一個綜合開發(fā)環(huán)境，是 進行SOPC 設(shè)計的基礎(chǔ)。 開發(fā)工具介紹 本次設(shè)計采用 Altera 公司推出的一款功能強大，兼容性最好的 EDA 工具軟件：QuartusII。 使用 VHDL 在進行電子系統(tǒng)設(shè)計時可以不了解電路的結(jié)構(gòu)細節(jié)，因此相對于Verilog HDL 來說，為設(shè)計者減少了大量的工作，極大的提高工作效率，并可以延長設(shè)計的生命周期。設(shè)計者從系統(tǒng)整體要求出發(fā)，自上而下將系統(tǒng) 內(nèi)容細化，最后將模塊組合完成系統(tǒng)的整體設(shè)計。 VHDL 采用軟件編程的方式來描述電子系統(tǒng)的邏輯功能、電路結(jié)構(gòu)和連接形式，它與傳統(tǒng)的門級方式相比更適合于大規(guī)模集成電路系統(tǒng)的設(shè)計。 1981 年， 美國國防部提出了一種新的硬件描述語言 —— 超高速集成電路硬件描述語言 （ VHSIC Hardware Description Language） 簡稱 VHDL 語言。 VHDL 語言 VHDL(Very High Speed Integrated Circuit HDL)來編寫程序的。 （ 3）綜合的 設(shè)計方法 復(fù)雜數(shù)字邏輯電路和系統(tǒng)的設(shè)計過程，通常是以上兩種設(shè)計方法的結(jié)合。使用 HDL 可 以描述硬件電路的功能和其時序要求 [11]。通過使用結(jié)構(gòu)級或行為級描述，可以在不同的抽象層次描述設(shè)計。即利用計算機的計算能力對用Verilog HDL 或 VHDL 建模的復(fù)雜數(shù)字邏輯進行仿真，然后再自動綜合以生成符合要求且在電路結(jié)構(gòu)上可以實現(xiàn)的數(shù)字邏輯網(wǎng)表，根據(jù)網(wǎng)表在某種工藝的器件上自動生成具體電路。 由于功能描述可以完全獨立于芯片結(jié)構(gòu)，避免了傳統(tǒng)設(shè)計方法所帶來的重新再設(shè)計風(fēng)險，大大縮短了設(shè)計周期。在設(shè)計處理完成后，對系統(tǒng)各個模塊進行時序仿真，分析其時序關(guān)系。功能仿真僅對設(shè)計描述的邏輯功能進行測試模擬，以了解其實現(xiàn)的功能是否滿足原設(shè)計的要求，仿真過程不涉及具體器件的硬件特性。完整的 FPGA設(shè)計流程包括電路設(shè)計與輸入、功能仿真、綜合優(yōu)化、綜合后仿真、布局布線、布局布線后仿真、板級仿真與驗證、加載配置與在線調(diào)試等主要步驟 [8]。 豐富的片上可編程邏輯資源。 FPGA 內(nèi)部有豐富的觸發(fā)器和 I/O 引腳?；诓檎冶?（ LookUpTable， LUT)的 FPGA 結(jié)構(gòu)為現(xiàn)在主 流的 FPGA 結(jié)構(gòu)。近年來， FPGA 市場發(fā)展十分迅速，各大 FPGA 廠商，有代表性的是 Altera 公司， Xilinx 公司，不斷采用新技術(shù)來提高FPGA 器件的容量，增強軟件的性能。 為了解決這一問題， 1985 年 Xilinx 公司首家推出現(xiàn)場可編程門陣列 FPGA 器件，它是一種新型的高密度 PLD，采用 CMOSSRAM 工藝制作，其內(nèi)部由許多獨立的可編 程邏輯模塊 （ CLB） 組成，邏輯塊之間可以靈活的相互連接。 可編程邏輯器件 PLD（ Programmable Logic Device） 是 20 世紀 70 年代發(fā)展起來的一種新器件，早期的 PLD 只有可編程只讀存儲器 （ PROM） ，紫外線可擦除只讀存儲器 （ EPROM） 和電可擦除只讀存儲器 （ EEPROM） 3 種。它是超大規(guī)模集成電路 （ VLSI） 技術(shù)和計算機輔助設(shè)計 （ CAD） 技術(shù)發(fā)展的結(jié)果，是作為專用集成電路 （ ASIC)領(lǐng)域中的一種半定制電路而出現(xiàn)的。 EDA 工具以系統(tǒng)級設(shè)計為核心，包括了系統(tǒng)行為級描述與結(jié)構(gòu)綜合、系統(tǒng)仿真與測試驗證、系統(tǒng)劃分與指標分配及系統(tǒng)決策與文件生成等一系列完整的功能。最具代表性的是美國 ACCEL 公司的 Tango 布線軟件 [11]。 EDA 技術(shù)的發(fā)展可分為 3 個階段 [11]。同時，本系統(tǒng)需要具有復(fù)位功能。因此，設(shè)計的第一個步驟就是劃分確定系統(tǒng)整體的結(jié)構(gòu)，然后將每一個模塊一一實現(xiàn)，最后再把每一個小模塊組合起來，實現(xiàn)整個 FPGA 預(yù)定的功能。 本課題 利用 Altera的 QuartusII軟件進行編程、調(diào)試、仿真， QuartusII可以提供一個非常容易適應(yīng)特定設(shè)計所需要的完整的多平臺設(shè)計環(huán)境。不久以后，Analogic公司推出了型號為 Data2020的多波形合成器， Leeroy公司生產(chǎn)的型號為 9100的任意波形發(fā)生器等 [2]?；贒DS的函數(shù)發(fā)生器現(xiàn)在不僅可以執(zhí)行函數(shù)發(fā)生器的功能，還可以執(zhí)行任意 函數(shù)發(fā)生器 2 的功能，這將給傳統(tǒng)測試方案帶來一次革命 [14]。這個時期的波形發(fā)生器多采用模擬電子技術(shù)，而且模擬器件構(gòu)成的電路存在著尺寸大、價格貴、功耗大等缺點，并且要產(chǎn)生較為復(fù)雜的信號波形，則電路結(jié)構(gòu)非常復(fù)雜。因此傳統(tǒng)的信號發(fā)生器正逐步退出歷史舞臺。但是傳統(tǒng)的信號 發(fā)生器大多采用專用芯片或單片機或模擬電路，存在成本高或控制方式不靈活或波形種類少等問題，其性能己經(jīng)難以滿足現(xiàn)在的要求[2]。 關(guān)鍵詞： 函數(shù)發(fā)生器 電子設(shè)計