【正文】 學(xué) 院 物理電氣信息學(xué)院 專 業(yè) 年 級(jí) 2020 級(jí) 學(xué)生學(xué)號(hào) 學(xué)生姓名 指導(dǎo)教師 2020 年 5 月 5 日 1 基于 EDA 的智能函數(shù)發(fā)生器的設(shè)計(jì) 摘 要 函數(shù)信號(hào)發(fā)生器是廣泛應(yīng)用于電子測(cè)量和科學(xué)研究實(shí)驗(yàn)中的通用信號(hào)源。 文章最后給出了整個(gè)系統(tǒng)的測(cè)試結(jié)果，結(jié)果表明，所選擇的設(shè)計(jì)方案是可行的。 函數(shù)發(fā)生器在工業(yè)生產(chǎn)、產(chǎn)品開(kāi)發(fā)、科學(xué)研究等實(shí)驗(yàn)測(cè)試中起著十分重要的作用，除供通信、儀表和自動(dòng)控制系統(tǒng)測(cè)試用外，還廣泛用于生物醫(yī)學(xué)等各個(gè)領(lǐng)域的測(cè)試 [4]。 一般傳統(tǒng)的信號(hào)發(fā)生器都采用諧振法，即用具有頻率選擇性的回路來(lái)產(chǎn)生正弦振蕩，獲得所需頻率。 智能函數(shù)發(fā)生器即通常所說(shuō)的信號(hào)發(fā)生器是一種常用的信號(hào)源，是指自動(dòng)產(chǎn)生遞增諧波、遞減諧波、方波、三角波、正弦波等函數(shù)信號(hào)波形的電路和儀器。 隨著數(shù)字集成電路和微電子技術(shù)的發(fā)展，現(xiàn)代的函數(shù)發(fā)生器盡可能多的采用直接數(shù)字頻率合成 (DDS)的方法產(chǎn)生所需要的波形。 在 90年代末，出現(xiàn)幾種真正高性能、高價(jià)格的函數(shù)發(fā)生器、但是 HP公司推出了型號(hào)為 HP77OS的信號(hào)模擬裝置系統(tǒng)，它由 HP8770A任意波形數(shù)字化和 HP1776A波形發(fā)生軟件組成。 2020年的產(chǎn)品 N6O3OA能夠產(chǎn)生高達(dá) 50OMHz的頻率。 課題主要內(nèi)容及目標(biāo) 本論文的主要內(nèi)容是設(shè)計(jì)一個(gè)基于 EDA的可編程函數(shù)信 號(hào)發(fā)生器，在廣泛收集相關(guān)資料的基礎(chǔ)上，采用硬件描述語(yǔ)言 (VHDL)進(jìn)行開(kāi)發(fā)，配置了相應(yīng)的電路，并進(jìn)行了仿真及驗(yàn)證。 本課題的目標(biāo)是設(shè)計(jì)一個(gè)智能函數(shù)發(fā)生器，能夠以穩(wěn)定的頻率產(chǎn)生遞 增諧波、遞減諧波、三角波、梯形波、正弦波和方波。 EDA 技術(shù)就是以計(jì)算機(jī)為工具，以 EDA軟件為工具，對(duì)用硬件描述語(yǔ)言 VHDL 的系統(tǒng)邏輯設(shè)計(jì)文件，自動(dòng)地完成邏輯編譯、化簡(jiǎn)、分割、綜合、優(yōu)化、布局、布線和仿真的電子產(chǎn)品自動(dòng)化設(shè)計(jì)過(guò)程。隨著集成電路的出現(xiàn)和應(yīng)用，人們開(kāi)始利用計(jì)算機(jī)代替產(chǎn)品設(shè)計(jì)過(guò)程中的高度重復(fù)性的復(fù)雜勞動(dòng)。 PAL、 GAL和 FPGA 等一系列復(fù)雜可 編程邏輯器件都為電子系統(tǒng)的設(shè)計(jì)提供新的平臺(tái)。 EDA 技術(shù)的主要內(nèi)容包括作為載體的大規(guī)模可編程邏輯器件，作為主要表達(dá)手段的硬件描述語(yǔ)言，作為智能化設(shè)計(jì)工具的軟件開(kāi)發(fā)環(huán)境以及作為下載和硬件驗(yàn)證工具的實(shí)驗(yàn)室開(kāi)發(fā)系統(tǒng)等。FPGA 可以將設(shè)計(jì)時(shí)間由幾個(gè)月縮短至幾小時(shí)，并且使設(shè)計(jì)更加簡(jiǎn)單，從而減少了錯(cuò)誤修改和設(shè)計(jì)指標(biāo)變更的花費(fèi)。之后出現(xiàn)了可編程陣列邏輯 PLA（ Programmable Device Logic）。配置數(shù)據(jù)存放在片內(nèi)的SRAM 或者熔絲圖上，基于 SRAM 的 FPGA 器件工作前需要從芯片外部加載配置數(shù)據(jù)。當(dāng)然，F(xiàn)PGA 設(shè)計(jì)是一個(gè)相當(dāng)復(fù)雜的工作，是一項(xiàng)實(shí)踐性非常強(qiáng)的專業(yè)技術(shù)，需要遵循一定的設(shè)計(jì)原則和一定的經(jīng)驗(yàn)積累 [12]。 FPGA 的基本特點(diǎn)主要有： 采用 FPGA 設(shè)計(jì) ASIC 電路，用戶不需要投片生產(chǎn)，就能得到合用芯片。 5 FPGA 采用高速 CHMOS 工藝，功耗低，可以與 CMOS,TTL 電平兼容。 FPGA常用的設(shè)計(jì)方法包括“自頂向下”和“自下而上” [6]。完成設(shè)計(jì)描述后即可通過(guò)編譯器進(jìn)行排錯(cuò)編譯，變成特定的文本格式，為下一步的綜合做準(zhǔn)備。 綜合后仿真的主要目的是檢查綜合器的綜合結(jié)果是否與設(shè)計(jì)輸入一致。 設(shè)計(jì)開(kāi)發(fā)的最后步驟就是在線調(diào)試或者將產(chǎn)生的配置文件通過(guò)編程器或下載電纜寫(xiě)到目標(biāo)芯片中。設(shè)計(jì)的主要仿真和調(diào)試過(guò)程是在高層次上完成的，這不僅有利于早期發(fā)現(xiàn)結(jié)構(gòu)設(shè)計(jì)上的錯(cuò)誤，避免 設(shè)計(jì)工作的浪費(fèi)，而且也減少了邏輯功能仿真的工作量。當(dāng)前成為 IEEE 技術(shù)標(biāo)準(zhǔn)的僅有兩個(gè)，即 Verilog HDL 和 VHDL。實(shí)際硬件中，許多操作都是在同一時(shí)刻發(fā)生的。設(shè)計(jì)樹(shù)最末枝上的單元是已經(jīng)制造出的單元、其它項(xiàng)目是已開(kāi)發(fā)好 7 的單元或者是可外購(gòu)得到的單元。在高層系統(tǒng)用自上而下的設(shè)計(jì)方法來(lái)實(shí)現(xiàn)，底層使用自下而上的方法從元件庫(kù)或數(shù)據(jù)庫(kù)中調(diào)用已有的單元設(shè)計(jì)。它是 20 世紀(jì) 80 年代在美國(guó)國(guó)防部的資助下始創(chuàng)的，后來(lái)被 IEEE 制定為規(guī)范的第一種硬件描述語(yǔ)言。 在 1993年升級(jí)為 IEEE STD 10761993(LRM93)。 VHDL 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口，非常適用于可編程邏輯芯片的應(yīng)用設(shè)計(jì)，其強(qiáng)大的抽象描述能力使得設(shè)計(jì)過(guò)程變得高效簡(jiǎn)捷。 VHDL 語(yǔ)言有良好的可移植性，由于它是一種工業(yè)標(biāo)準(zhǔn)語(yǔ)言，所以它具有設(shè)計(jì)與開(kāi)發(fā)環(huán)境、具體電路實(shí)現(xiàn)工藝以及采用的實(shí)現(xiàn)無(wú)關(guān)的特點(diǎn)，設(shè)計(jì)成果便于移植、交流和二次開(kāi)發(fā)。既支持同步電路，也支持異步電路 。該軟件界面友好、使用便捷、功能強(qiáng)大，是一個(gè)完全集成化的可編程邏輯設(shè)計(jì)環(huán)境，具有開(kāi)放性、與結(jié)構(gòu)無(wú)關(guān)、多平臺(tái)完全集成化豐富的設(shè)計(jì)庫(kù)、模塊化工具、支持多種硬件描述語(yǔ)言及有多種高級(jí)編程語(yǔ)言接口等特點(diǎn)。用戶首先對(duì)所做項(xiàng)目進(jìn)行設(shè)計(jì) [10]，明確設(shè)計(jì)目的，然后進(jìn)行設(shè)計(jì)輸入，進(jìn)行編譯直至編譯沒(méi)有錯(cuò)誤產(chǎn)生，之后進(jìn)行仿真，檢查是否達(dá)到設(shè)計(jì)要求，最后將設(shè)計(jì)配置到目標(biāo)器件中進(jìn)行硬件驗(yàn)證與測(cè)試。 （ 3) 添加設(shè)計(jì)文件。 （ 7) 對(duì)上述電路進(jìn)行仿真。 QuartusII 設(shè)計(jì)軟件根據(jù)設(shè)計(jì)者需要提供了一個(gè)完整的多平臺(tái)開(kāi)發(fā)環(huán)境，它包含整個(gè) FPGA 和 CPLD 設(shè)計(jì)階段的解決方案。本次設(shè)計(jì)的主要設(shè)計(jì)框圖見(jiàn)下圖。用一個(gè) 6 選 1 數(shù)據(jù)選擇器可以實(shí)現(xiàn)對(duì) 6 種波形的選擇 ,在本設(shè)計(jì)中應(yīng)用 VHDL 語(yǔ)言針對(duì) 6 種信號(hào)分別設(shè)計(jì)出 6 種不同的軟件包 ,通過(guò)不同的選擇信號(hào)調(diào)用與其相對(duì)應(yīng)的軟件包。 波形產(chǎn)生模塊的 遞增、遞減斜波是以一定常數(shù)遞增、遞減來(lái)產(chǎn)生的。方波的產(chǎn)生是在輸出波形的前半周期輸出低電平，后半周期輸出高電平，從而得到占空比為 50%的方波信號(hào)。計(jì)數(shù)值增加呈現(xiàn)線性關(guān)系，因此輸出的波形是遞增的斜波。其電路圖和仿真結(jié)果圖如下所示。在每個(gè)時(shí)鐘周期的上升沿，都對(duì)輸出信號(hào)在幅度上進(jìn)行一定程度的增加，以體現(xiàn)梯形波的特征，在本次設(shè)計(jì)中設(shè)定為 16，當(dāng)輸出波形的幅度達(dá)到最大時(shí)，則將其清零開(kāi)始新一輪的循環(huán)遞增。 圖 410 方波 信號(hào)產(chǎn)生模塊電路圖 圖 411 方波函數(shù)發(fā)生電路波形仿真圖 正弦波信號(hào)產(chǎn)生模塊 正弦波產(chǎn)生原理：預(yù)先在一個(gè)正弦周期中平均選取了 64 個(gè)求值點(diǎn)，計(jì)算得到每個(gè)點(diǎn)在正 弦函數(shù)中的值，并將其轉(zhuǎn)換為對(duì)應(yīng)的二進(jìn)制數(shù)。 圖 412 正弦波信號(hào)產(chǎn)生模塊電路圖 16 圖 413 正弦波函數(shù)發(fā)生電路波形仿真圖 函數(shù)選擇器模塊 選擇器產(chǎn)生原理：選擇器是一個(gè) 6 選 1 的數(shù)據(jù)選擇器，其中 SEL 為波形數(shù)據(jù)選擇端口， D0— D5 為 6 位二進(jìn)制輸入端口 ， Q 為 8 位二進(jìn)制輸出端口。智能函數(shù)發(fā)生器總體框圖如下圖所示；圖中輸入 CLK 為時(shí)鐘信號(hào)，用于調(diào)整輸出波形的頻率；輸入 CLR 為復(fù)位信號(hào)；輸入SEL[2..0]為選擇信號(hào)，用于選擇輸出波形。 基于 EDA 技術(shù) 對(duì)函數(shù)發(fā)生器進(jìn)行建模設(shè)計(jì)，體現(xiàn)出了 電子設(shè)計(jì)自動(dòng)化 設(shè)計(jì)電子器件的快捷方便的優(yōu)勢(shì)。 （ 4）在設(shè)計(jì)過(guò)程中 ， 可以將一些常用的模塊定義為相應(yīng)的邏輯 元件符號(hào) ， 以便共享和復(fù)用 ， 使 其 具有重用和可移植性 ， 實(shí)現(xiàn)一些復(fù)雜系統(tǒng)的設(shè)計(jì) ,提高工作效率 [12]。當(dāng)然在設(shè)計(jì)的過(guò)程中，不可避免的碰到了許多問(wèn)題。 要做好一個(gè)設(shè)計(jì)，就必須做到：在設(shè)計(jì)程序之前，對(duì)所用 VHDL 有一個(gè)系統(tǒng)的了解，知道該單片機(jī)內(nèi)有哪些資源；要有一個(gè)清晰的思路和一個(gè)完整的軟件流程圖；在設(shè)計(jì)程序時(shí)，不能妄想一次就將整個(gè)程序設(shè)計(jì)好，反復(fù)修改、不斷改進(jìn)是程序設(shè)計(jì)的必經(jīng)之路；要養(yǎng)成注釋程序的好習(xí)慣，一個(gè)程序的完美與否不僅僅是實(shí)現(xiàn)功能，而應(yīng)該讓人一看就能明白你的思路，這樣也為資料的保存和交流提供了方便；在設(shè)計(jì)課程過(guò)程中遇到問(wèn)題是很正常 ，我們應(yīng)該將每次遇到的問(wèn)題記錄下來(lái)，并分析清楚，將之一一解決 。 ENTITY increase IS PORT( CLK,CLR:IN STD_LOGIC。 BEGIN IF CLR=39。EVENT AND CLK=39。 END IF。 END rtl。 ENTITY decrease IS PORT( CLK,CLR:IN STD_LOGIC。 BEGIN 22 IF CLR=39。EVENT AND CLK=39。 END IF。 END rtl。 ENTITY triigle IS PORT( CLK,CLR:IN STD_LOGIC。 VARIABLE TAG:STD_LOGIC。 ELSIF CLK39。039。 ELSE TMP:=TMP+1。039。 END IF。 梯形波函數(shù)發(fā)生模塊的 VHDL 源程序： LIBRARY IEEE。 Q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。 BEGIN IF CLR=39。EVENT AND CLK=39。THEN IF TMP=11111111THEN TMP:=00000000。 TAG:=39。039。 END PROCESS。 24 USE 。 ARCHITECTURE rtl OF square IS SIGNAL TAG:STD_LOGIC。THEN TAG=39。139。 END IF。EVENT AND CLK=39。THEN Q=11111111。 END PROCESS。 USE 。 END sin。THEN Q=00000000。THEN IF TMP=63 THEN TMP:=0。 WHEN 1=Q=conv_std_logic_vector(254,8)。 WHEN 5=Q=conv_std_logic_vector(239,8)。 WHEN 9=Q=conv_std_logic_vector(207,8)。 WHEN 13=Q=conv_std_logic_vector(162,8)。 WHEN 17=Q=conv_std_logic_vector(112,8)。 WHEN 21=Q=conv_std_logic_vector(64,8)。 WHEN 25=Q=conv_std_logic_vector(26,8)。 WHEN 29=Q=conv_std_logic_vector(4,8)。 WHEN 33=Q=conv_std_logic_vector(1,8)。 WHEN 37=Q=conv_std_logic_vector(19,8)。 WHEN 41=Q=conv_std_logic_vector(53,8)。 WHEN 45=Q=conv_std_logic_vector(99,8)。 WHEN 49=Q=conv_std_logic_vector(150,8)。 WHEN 53=Q=conv_std_logic_vector(197,8)。 WHEN 57=Q=conv_std_logic_vector(233,8)。 WHEN 61=Q=conv_std_logic_vector(252,8)。 END CASE。 函數(shù)選擇模塊的 VHDL 源程序： LIBRARY IEEE。 Q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。