【導(dǎo)讀】器是一類(lèi)非易失性存儲(chǔ)器NVM即使在。供電電源關(guān)閉后仍能保持片內(nèi)信息。數(shù)字電路設(shè)計(jì)中經(jīng)常需要使用大容量存儲(chǔ)。在掉電后不會(huì)丟失、連線簡(jiǎn)單。隨著微電子技術(shù)的迅猛發(fā)展，F(xiàn)PGA在數(shù)字電路。設(shè)計(jì)中所發(fā)揮的作用越來(lái)越大，廣泛應(yīng)用于系統(tǒng)實(shí)現(xiàn)及功能驗(yàn)證。使用硬件描述語(yǔ)言編寫(xiě)的接口時(shí)序，可重復(fù)利用，可移植性強(qiáng)。等優(yōu)勢(shì)，并具有重要的參考價(jià)值。

　　

【正文】 27 擦除指令 擦除指令將 Flash 中的 0 置為 1，分為部分擦除和整體擦除兩種指令。整體擦除指令和寫(xiě)使能指令類(lèi)似。只是輸入的指令代碼不同，而部分擦除指令只需要在指令代碼后輸入需要擦除的地址即可，一次可擦除一塊。執(zhí)行這兩條指令之前，需要先執(zhí)行寫(xiě)使能指令。 電源及接地電路 電源是整個(gè)系統(tǒng)能正常工作的 基本保證，如果電源電路設(shè)計(jì)的不好，系統(tǒng)就有可能不能正常工作，或者即使能工作但是散熱條件不好，導(dǎo)致系統(tǒng)不穩(wěn)定等異常情況。所以如何選用合適的電源芯片，以及如何合理地對(duì)電源進(jìn)行布局布線，都需要慎重考慮。 在本設(shè)計(jì)中采用了兩個(gè)電源芯片，分別為 和 如圖 所示： 圖 電源芯片及周邊電路 西南科技大學(xué)城市學(xué)院本科生畢業(yè)論文 28 ASM1117 可以提供 1A 的電流，線性電源，它是用來(lái)給 FPGA 的內(nèi)核提供。而 ASM1085是用來(lái)給 FPGA的 I/O接口及外圍電路芯片提供 電源的它也是線性電源，能夠提供 3A 的電流。模擬地與數(shù)字地分開(kāi)為兩個(gè)網(wǎng)絡(luò)來(lái)分別布線主要是為了避免數(shù)字電路帶給模擬電路的高頻噪聲，所以不僅模擬電源和數(shù)字電源需要分開(kāi)進(jìn)行布線，模擬地與數(shù)字地同樣需要分開(kāi)布線，如圖 所示： 圖 數(shù)字與模擬電源及單點(diǎn)接地處理 所謂數(shù)字地一般來(lái)說(shuō)是指數(shù)字電路類(lèi)型集合的公共參考地，而模擬地也是類(lèi)同之意。在一個(gè)復(fù)雜的電路系統(tǒng)中，往往會(huì)出現(xiàn)很不同類(lèi)型的電路。通常我們?cè)谝噪娐返墓ぷ黝?lèi)型或工作頻率將其劃分。如數(shù)字、模擬之類(lèi)劃分或以速度或頻率頻段劃分等。在數(shù)字電路中，電路 通常是處于開(kāi)關(guān)狀態(tài)，而在所有數(shù)字芯片接地端匯集在一起。而這個(gè)匯集地因電路不停地開(kāi)，這樣在回流地端上也會(huì)因而產(chǎn)生一些開(kāi)關(guān)高頻噪聲。在設(shè)計(jì) PC 中若然這些電路處理不當(dāng)?shù)脑?，例如，將?shù)字系統(tǒng)的地回流走線與模擬電路的地連接在一起。這樣很有可能將地噪聲信號(hào)引入模擬電路中，若果引入的地方是模擬電路是放大部分。那么很可能會(huì)將這些噪聲進(jìn)放大或干擾到模擬電路的正常工作或產(chǎn)生識(shí)動(dòng)作等情況。為了處理好這個(gè)可能性西南科技大學(xué)城市學(xué)院本科生畢業(yè)論文 29 的發(fā)生，一個(gè)復(fù)雜的混合信號(hào)電路中我們?cè)谠O(shè)計(jì) PCB 時(shí)往往會(huì)將其電路類(lèi)型進(jìn)分開(kāi)布局處理。這樣有利于減少數(shù)字電路對(duì)模擬電路的干擾 。通常在 PCB 中會(huì)采用一點(diǎn)匯流接地的方式來(lái)解決這種問(wèn)題，如數(shù)字電路設(shè)計(jì) PCB 時(shí)先采用公共地接點(diǎn)，而模擬同樣處理。在最后將數(shù)字地與模擬地同樣匯接到電源的地端上進(jìn)行一個(gè)電流回路。 在本電路的設(shè)計(jì)中，采用了數(shù)字電源與模擬電源分開(kāi)布線的方法，如圖 所示，在數(shù)字電源與模擬電源之間串聯(lián)一個(gè) 100uH 的電感，這樣可以避免數(shù)字電源可能給模擬電源帶來(lái)的一些高頻的噪聲。另外只要是地，最終都要接到一起，然后入大地。如果不接在一起就是“浮地”，存在壓差，容易積累電荷，造成靜電。地是參考 0 電位，所有電壓都是參考地得出的，地的標(biāo) 準(zhǔn)要一致，故各種地應(yīng)短接在一起。大地能夠吸收所有電荷，始終維持穩(wěn)定，是最終的地參考點(diǎn)。雖然有些板子沒(méi)有接大地，但發(fā)電廠是接大地的，板子上的電源最終還是會(huì)返回發(fā)電廠入地。如果把模擬地和數(shù)字地大面積直接相連，會(huì)導(dǎo)致互相干擾，不短接又不妥，所以在這里采用了 0 歐姆電阻將數(shù)字地與模擬地串聯(lián)起來(lái)。 0 歐電阻相當(dāng)于很窄的電流通路，能夠有效地限制環(huán)路電流，使噪聲得到抑制。在 PCB 布線的時(shí)候，由于 0 歐姆電阻的存在，軟件也就自動(dòng)地就把數(shù)字地的網(wǎng)絡(luò)與模擬地的網(wǎng)絡(luò)分開(kāi)，為布線帶來(lái)了一定程度上的便利。 西南科技大學(xué)城市學(xué)院本科生畢業(yè)論文 30 第 4 章 串行 flash 讀寫(xiě)設(shè)計(jì)系統(tǒng)的軟件設(shè)計(jì) 串行 Flash 讀寫(xiě)設(shè)計(jì) 系統(tǒng)的軟件設(shè)計(jì)由 FPGA 的 Verilog HDL 軟件設(shè)計(jì)與Flash 芯片的固件程序設(shè)計(jì)及最終的 ModelSim 環(huán)境下的仿真測(cè)試三部分組成。FPGA 的 Verilog HDL軟件設(shè)計(jì)包括了 FPGA 控制 A/D 模塊、 FPGA 控制 M25P80芯片模塊、鎖相環(huán) PLL 模塊、異步 FIFO 模塊和頂層 模塊設(shè)計(jì)。軟件設(shè)計(jì)的主要工具為：開(kāi)發(fā) Verilog HDL 的 Quartus II 集成開(kāi)發(fā)環(huán)境、開(kāi)發(fā) flash 芯片固件 C51 程序的 KeilμVision 2 開(kāi)發(fā)軟件以及 ModelSim 環(huán)境下的 Testbench 仿真測(cè)試臺(tái)。 FPGA 芯片的 Verilog HDL 程序設(shè)計(jì) 硬件描述語(yǔ)言 Verilog HDL 概述 硬件描述語(yǔ)言（ Hardware Description Language， HDL）是一種利用文字描述數(shù)字電路系統(tǒng)的方法，可以起到和傳統(tǒng)的電路原理圖描述相同的效果。完成一定功能的數(shù)字電路通常由一個(gè)或多個(gè)描述文件組成，描述文件按照某種語(yǔ)法進(jìn)行編寫(xiě)，之后利用 EDA 工具進(jìn)行綜合、布局布線等工作，就可以轉(zhuǎn)化為實(shí)際電路 [44]。硬件描述語(yǔ)言 的出現(xiàn)使得數(shù)字電路系統(tǒng)迅速發(fā)展，同時(shí)，數(shù)字電路系統(tǒng)的迅速發(fā)展一定從很大程度上促進(jìn)了硬件描述語(yǔ)言的發(fā)展。到目前為止已經(jīng)出現(xiàn)了上百種硬件描述語(yǔ)言，如今最常用的為 VHDL 與 Verilog HDL 兩種。而為了迎合數(shù)字電路的飛速發(fā)展出現(xiàn)的新的語(yǔ)言逐步成為數(shù)字電路設(shè)計(jì)的新寵兒，如SystemVerilog、 SystemC 等。 VerilogHDL 是當(dāng)前世界上應(yīng)用最廣泛的硬件描述語(yǔ)言之一。一般使用 Verilog HDL 是出于兩種目的：一種是為了描述數(shù)字電路系統(tǒng)，也就是說(shuō)某個(gè)數(shù)字電路系統(tǒng)已經(jīng)客觀存在了，使用 Verilog HDL僅僅是為了描述這個(gè)數(shù)字電路系統(tǒng)的行為：另一種是為了設(shè)計(jì)一個(gè)特定功能的數(shù)字電路系統(tǒng)。以下說(shuō)明 Verilog HDL 的設(shè)計(jì)思想。 Verilog HDL 最基本的設(shè)計(jì)方法是自頂向下的設(shè)計(jì)和自底向上的實(shí)現(xiàn)。自頂向下的設(shè)計(jì)是將一個(gè)大規(guī)模的數(shù)字電路系統(tǒng)從功能上化為若干個(gè)不相交的子模塊，每個(gè)子模塊又可以根據(jù)需要在功能上化為若干個(gè)二級(jí)子模塊，依此類(lèi)推，直西南科技大學(xué)城市學(xué)院本科生畢業(yè)論文 31 到功能模塊小到比較容易實(shí)現(xiàn)為止。圖 ，圖中表示一個(gè)數(shù)字電路系統(tǒng)分為 3個(gè)一級(jí)子模塊，部分一級(jí)子模塊又分為若干個(gè)二級(jí)子模塊，有一個(gè)二級(jí) 子模塊又分成了兩個(gè)三級(jí)子模塊。 圖 串行 Flash 讀寫(xiě)設(shè)計(jì)的軟件設(shè)計(jì) Flash 正常工作時(shí)必須嚴(yán)格按照 Flash 的時(shí)序控制信號(hào)。 首次使用 Flash 時(shí)一定要先進(jìn)行擦除操作，編程指令可以將 1變?yōu)?0。往 Flash中寫(xiě)入數(shù)據(jù)時(shí)，先將數(shù)據(jù)寫(xiě)入 FPGA 的 ROM 中，然后在 FPGA 內(nèi)部根據(jù) Flash的頁(yè)面編程時(shí)序?qū)?shù)據(jù)寫(xiě)入 Flash 中。選用 Altera 公司的 FPGA，所需的 ROM模塊可以直接調(diào) 用 QuartusII 中的宏功能模塊，編寫(xiě)一個(gè)控制模塊控制讀取 ROM的時(shí)間及地址，并 將數(shù)據(jù)按照 Flash 的時(shí)序送入 Flash 中．頁(yè)面編程的模塊圖如圖 4。 2所示。選用的 Flash 容量較大，一般 FPGA 沒(méi)有這么大的存儲(chǔ)空間，所以數(shù)據(jù)可分多次寫(xiě)入。 FPGA 的 ROM 中的數(shù)據(jù)保存在 .mif 文件中， .mif 由 Matlab直接生成 .mif 文件，也可 QuartusII 軟件中生成。 西南科技大學(xué)城市學(xué)院本科生畢業(yè)論文 32 圖 Flash 中的數(shù)據(jù) 只要按照讀時(shí)序 要 求就可以順利讀入 FPGA 中進(jìn)行運(yùn)算。在調(diào)試中，為了驗(yàn)證程序的正確性，可將從 Flash 中讀出的數(shù)據(jù)通過(guò)串口送到計(jì)算機(jī)，模塊圖如圖 。圖中的 txmit 為串口的 發(fā)送端模塊圖，它負(fù)責(zé)將接收到的數(shù)據(jù)按照 RS232C 的時(shí)序格式輸出至計(jì)算機(jī)。 flash_read 模塊按照 Flash 的讀數(shù)據(jù)格式發(fā)出控制信號(hào)，并將從 Flash 讀出的數(shù)據(jù)按照字節(jié)打包送到 txmit 模塊。讀時(shí)序驗(yàn)證無(wú)誤后，去除 txmit 模塊，將由 Flash 讀出的數(shù)據(jù)送到其他模塊參與運(yùn)算。 圖 flash 模塊圖 西南科技大學(xué)城市學(xué)院本科生畢業(yè)論文 33 需要注意的是，一些指令在操作完成后，需要留出一段時(shí)間 Flash 進(jìn)行數(shù)據(jù)處理，如寫(xiě)寄存器周期 (tw)為 5 ms～ 15 ms，頁(yè)面編程周期 (tpp)為 ms～ 5 ms，部分擦除周期 (tse)為 1 s～ 3 s，而整體擦除周期 (tBE)為 10 s～ 20 s。這些指令輸入結(jié)束后拉高片選信號(hào)足夠長(zhǎng)的時(shí)間，也可以在執(zhí)行這些指令操作的同時(shí)讀取內(nèi)部寄存器值，以監(jiān)控上述周期是否結(jié)束。一旦檢測(cè)到指令執(zhí)行完畢則執(zhí)行后續(xù)操作，這樣可節(jié)省時(shí)間。如果忽略了 Flash 的處理時(shí)間則會(huì)發(fā)生錯(cuò)誤，導(dǎo)致 Flash無(wú)法正確執(zhí)行指令。 西南科技大學(xué)城市學(xué)院本科生畢業(yè)論文 34 致謝 由于系統(tǒng)設(shè)計(jì)所牽涉的技術(shù)面較廣，以及本人水平的限制，本課題在研究過(guò)程中還存在許多的不足之處，有待做進(jìn)一步的完善。 值此論文即將完成之際，謹(jǐn)向四年來(lái)所有關(guān)心、幫助我的老師、同學(xué)、 朋友和親人表示誠(chéng)摯的謝意。本論文是在導(dǎo)師何云龍老師的悉心指導(dǎo)及熱心關(guān)懷下完成的。在寫(xiě)論文期間，在何云龍老師帶領(lǐng)下，我不僅增長(zhǎng)了知識(shí)，更重要的是開(kāi)闊了我的思路，讓我樹(shù)立了良好的學(xué)術(shù)習(xí)慣及科研精神。何云龍老師淵博的學(xué)識(shí)，嚴(yán)謹(jǐn)?shù)闹螌W(xué)態(tài)度和豐富的科研知識(shí)對(duì)我產(chǎn)生了積極而又深遠(yuǎn)的影響，不斷激勵(lì)我在以后的學(xué)習(xí)和工作中不斷取得進(jìn)步。在即將畢業(yè)之際，特向?qū)煴硎疚抑孕牡母兄x和誠(chéng)摯的謝意。 感謝實(shí)驗(yàn)室所有成員在論文整理和完成過(guò)程中給予的關(guān)心和幫助。 感謝全班同學(xué)在我本科學(xué)習(xí)期間給予的生活和學(xué)習(xí)上的無(wú)私幫助。 最后，深 深地感謝自己的家人和朋友，感謝他們多年來(lái)為我的求學(xué)之路所付出的無(wú)限艱辛，他們的殷切期盼是我人生道路上永遠(yuǎn)的動(dòng)力。 西南科技大學(xué)城市學(xué)院本科生畢業(yè)論文 35 參考文獻(xiàn) [1]周翔 呂駿 .由 CPLDbFlash 實(shí)現(xiàn)大規(guī)模 FPGA 配置 [J].電子技術(shù) ,2021(5) [2] 陸重陽(yáng) ,盧東華 .FPGA 技術(shù)及其發(fā)展趨勢(shì) .微電子技術(shù) ,2021,(01):57 [3]王曉勇 .FPGA 的基本原理及運(yùn)用 .艦船電子工程 ,2021,(02):8285 [4]程耀林 .FPGA 的系統(tǒng)設(shè)計(jì)方法解析 .現(xiàn)代電子技術(shù) ,2021,(19):9093 張忠 .自頂向下的 FPGA 設(shè)計(jì) .電子產(chǎn)品世界 ,1998,(11):3334,72 [5]黃智偉 .FPGA 系統(tǒng)設(shè)計(jì)與實(shí)踐 .北京 :電子工業(yè)出版社， 2021 [6] 路而紅 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