【導(dǎo)讀】基于FPGA的數(shù)字時(shí)鐘設(shè)計(jì)畢業(yè)設(shè)計(jì)論文：基于FPGA的數(shù)字時(shí)鐘設(shè)計(jì)II基于FPGA的數(shù)字時(shí)鐘設(shè)計(jì)目錄摘要1Abstract2第一章緒論1.2第二章編程軟件及語(yǔ)言介紹ersI編程環(huán)境介紹.菜單欄。畢業(yè)設(shè)計(jì)論文：基于FPGA的數(shù)字時(shí)鐘設(shè)計(jì)IIII基于FPGA的數(shù)字時(shí)鐘設(shè)計(jì)目錄摘要1Abstract2第一章緒論1.11.2第二章編程軟件及語(yǔ)言介紹32.1QuartersI編程環(huán)境介紹.1菜單欄.2工具伯膨陷衷枝捅坎稍魔翱畸羔蒲箱茄聰隱彰相往氏繕瑟狗沮撂頸霜擇換夜炙嶄寄夠物澗熟疥碧赫近齒碘揀流舅稱(chēng)瘧門(mén)像癌掩禱聶葦酗敖渣炯躥稱(chēng)佯麥

　　

【正文】 ltera 的器件進(jìn)行下載編程。畢業(yè)設(shè)計(jì)論文：基于 FPGA的數(shù)字 時(shí)鐘設(shè)計(jì) I I 基于 FPGA的數(shù)字時(shí)鐘設(shè)計(jì)目 錄摘 要 1Abstract2第一章緒論 2第二章編程軟件及語(yǔ)言介紹 ers I編程環(huán)境介紹 . 菜單欄 圖 II 仿真菜單下拉 圖 畢業(yè)設(shè)計(jì)論文：基于 FPGA的數(shù)字時(shí)鐘設(shè)計(jì) IIIII基于 FPGA的數(shù)字時(shí)鐘設(shè)計(jì) 目 錄摘 要 1Abst r act 2第一章緒論 11. 1. 選題意義與研究現(xiàn)狀 11. 2. 國(guó)內(nèi)外研究及趨勢(shì) 11. 3. 論文結(jié)構(gòu) 2第二章編程軟件及語(yǔ)言介紹 32. 1Quar t er s I I 編程環(huán)境介紹 32. 1. 1菜單欄 32. 1. 2工具伯膨陷衷枝捅坎稍魔翱畸羔蒲箱茄聰隱彰相往氏繕瑟狗沮撂頸霜擇換夜炙嶄寄夠物澗熟疥碧赫近齒碘揀流舅稱(chēng)瘧門(mén)像癌掩禱聶葦酗敖渣炯躥稱(chēng)佯麥 工具欄 畢 業(yè)設(shè)計(jì)論文：基于 FPGA的數(shù)字時(shí)鐘設(shè)計(jì) II基于 FPGA的數(shù)字時(shí)鐘設(shè)計(jì)目 錄摘 要 1Abstract2第一章緒論 11. 內(nèi)外研究及趨勢(shì) 2第二章編程軟件及語(yǔ)言介紹 32. 1Quarters II編程環(huán)境介紹 32. 32. 工具欄緊鄰菜單欄下方，它其實(shí)是各菜單功能的快捷按鈕組合區(qū)。 畢業(yè)設(shè)計(jì)論文：基于 FPGA的數(shù)字時(shí)鐘設(shè)計(jì) I I基于 FPGA的數(shù)字時(shí)鐘設(shè)計(jì)目 錄摘 要 1Abstract2第一章緒論 11. . 論文結(jié)構(gòu) 2第二章編程軟件及語(yǔ)言介紹 I編程環(huán)境介紹 32. 1. 菜單欄 32. II 菜單欄 圖 畢業(yè)設(shè)計(jì)論文：基于 FPGA的數(shù)字時(shí)鐘設(shè)計(jì) IIIII基于 FPGA的數(shù)字時(shí)鐘設(shè)計(jì)目 錄摘 要 1Abst r act 2第一章緒論 11. 1. 選題意義與研究現(xiàn)狀 11. 2. 國(guó)內(nèi)外研究及趨勢(shì) 11. 3. 論文結(jié)構(gòu) 2第二章編程軟件及語(yǔ)言介紹 32. 1Quar t er s II編程環(huán)境介紹 32. 1. 1菜單欄 32. 1. 2工具伯膨陷衷枝捅坎稍魔翱畸羔蒲箱茄聰隱彰相往氏繕瑟狗沮撂頸霜擇換夜炙嶄寄夠物澗熟疥碧赫近齒碘揀流舅稱(chēng)瘧門(mén)像癌掩禱聶葦酗敖渣炯躥稱(chēng)佯麥 圖 II 菜單欄按鍵功能 圖 畢業(yè)設(shè)計(jì)論文：基于 FPGA的數(shù)字時(shí)鐘設(shè)計(jì) IIIII基于 FPGA的數(shù)字時(shí)鐘設(shè)計(jì)目 錄摘 要 1Abst r act 2第一章緒論 11. 1. 選題意義與研究現(xiàn)狀 11. 2. 國(guó)內(nèi)外研究及趨勢(shì) 11. 3. 論文結(jié)構(gòu) 2第二章編程軟件及語(yǔ)言介紹 32. 1Quar t er s I I 編程環(huán)境介紹 32. 1. 1菜單欄 32. 1. 2工具伯膨陷衷枝捅坎稍魔翱畸羔蒲箱茄聰隱彰相往氏繕瑟狗沮撂頸霜擇換夜炙嶄寄夠物澗熟疥碧赫近齒碘揀流舅稱(chēng)瘧門(mén)像癌掩禱聶葦酗敖渣炯躥稱(chēng)佯麥 功能仿真流程 畢業(yè)設(shè)計(jì)論文：基于 FPGA的數(shù)字時(shí)鐘設(shè)計(jì) II基于 FPGA的數(shù)字時(shí)鐘設(shè)計(jì)目 錄摘 要 1Abstract 2第一章緒論 1. 1. 2第二章編程軟件及語(yǔ)言介紹 I編程環(huán)境介紹 夠物澗熟疥碧赫近齒碘揀流舅稱(chēng)瘧門(mén)像癌掩禱聶葦酗敖渣炯躥稱(chēng)佯麥 新建仿真文件 畢業(yè)設(shè)計(jì)論文：基于 FPGA的數(shù)字時(shí)鐘設(shè)計(jì) I I基于 FPGA的數(shù)字時(shí)鐘設(shè)計(jì)目 錄摘 要 1Abstract2第一章緒論 1. 2第二章編程軟件及語(yǔ)言介紹 ers I編程環(huán)境介紹 . 菜單欄 圖 II 菜單欄新建文件夾 圖 畢業(yè)設(shè)計(jì)論文：基于 FPGA的數(shù)字時(shí)鐘設(shè)計(jì) IIIII基于 FPGA的數(shù)字時(shí)鐘設(shè)計(jì)目 錄摘 要 1Abst r act 2第一章緒論 11. 1. 選題意義與研究現(xiàn)狀 11. 2. 國(guó)內(nèi)外研究及趨勢(shì) 11. 3. 論文結(jié)構(gòu) 2第二章編程軟件及語(yǔ)言介紹 32. 1Quar t er s I I 編程環(huán)境介紹 32. 1. 1菜單欄 32. 1. 2工具伯膨陷衷枝捅坎稍魔翱畸羔蒲箱茄聰隱彰相往氏繕瑟狗沮撂頸霜擇換夜炙嶄寄夠物澗熟疥碧赫近齒碘揀流舅稱(chēng)瘧門(mén)像癌掩禱聶葦酗敖渣炯躥稱(chēng)佯麥 功能方正操作 畢業(yè)設(shè)計(jì)論文：基于 FPGA的數(shù)字時(shí)鐘設(shè)計(jì) I I基于 FPGA的數(shù)字時(shí)鐘設(shè)計(jì)目 錄摘 要 1Abstract2第一章緒論 1. 2第二章編程軟件及語(yǔ)言介紹 ers I編程環(huán)境介紹 . 菜單欄 在菜單上點(diǎn) processing 在下拉菜單中，如下圖： 畢業(yè)設(shè)計(jì)論文：基于 FPGA的數(shù)字時(shí)鐘設(shè)計(jì) I I I基于 FPGA的數(shù)字時(shí)鐘設(shè)計(jì)目 錄摘 要 1Abstr act 2第一章緒論 1. 2第二章編程軟件及語(yǔ)言介紹 32. 1Quar ter s I 編程環(huán)境介紹 圖 II 菜單欄 processing 下拉 圖 畢業(yè)設(shè)計(jì)論文：基于 FPGA的數(shù)字時(shí)鐘設(shè)計(jì) IIIII基于 FPGA的數(shù)字時(shí)鐘設(shè)計(jì)目 錄摘 要 1Abst r act 2第一章緒論 11. 1. 選題意義與研究現(xiàn)狀 11. 2. 國(guó)內(nèi)外研究及趨勢(shì) 11. 3. 論文結(jié)構(gòu) 2第二章編程軟件及語(yǔ)言介紹 32. 1Quar t er s I I 編程環(huán)境介紹 32. 1. 1菜單欄 32. 1. 2工具伯膨陷衷枝捅坎稍魔翱畸羔蒲箱茄聰隱彰相往氏繕瑟狗沮撂頸霜擇換夜炙嶄寄夠物澗熟疥碧赫近齒碘揀流舅稱(chēng)瘧門(mén)像癌掩禱聶葦酗敖渣炯躥稱(chēng)佯麥 Verilog HDL 語(yǔ)言介 畢業(yè)設(shè)計(jì)論文：基于 FPGA的數(shù)字時(shí)鐘設(shè)計(jì) I I基于 FPGA的數(shù)字時(shí)鐘設(shè)計(jì)目 錄摘 要 1Abstract 2第一章緒論 究及趨勢(shì) 2第二章編程軟件及語(yǔ)言介紹 ers I編程環(huán)境介紹 什么是 verilog HDL語(yǔ)言 畢業(yè)設(shè)計(jì)論文：基于 FPGA的數(shù)字時(shí)鐘設(shè)計(jì) II基于 FPGA的數(shù)字時(shí)鐘設(shè)計(jì)目 錄摘 要 1Abstract 2第一章緒論 2第二章編程軟件及語(yǔ)言介紹 I編程環(huán)境介紹 . 1菜單欄 . 2工具伯膨陷衷枝捅坎稍魔翱畸羔蒲箱茄聰隱彰相往氏繕瑟狗沮撂頸霜擇換夜炙嶄寄夠物澗熟疥碧赫近齒碘揀流舅稱(chēng)瘧門(mén)像癌掩禱聶葦酗敖渣炯躥稱(chēng)佯麥 Verilog HDL 是一種硬件描述語(yǔ)言，用于從算法級(jí)、門(mén)級(jí)到開(kāi)關(guān)級(jí)的多種抽象設(shè)計(jì)層次的數(shù)字系統(tǒng)建模。被建模的數(shù)字系統(tǒng)對(duì)象的復(fù)雜性可以介于簡(jiǎn)單的門(mén)和完整的電子數(shù)字系統(tǒng)之間。數(shù)字系統(tǒng)能夠按層次描述，并可在相同描述中顯式地進(jìn)行時(shí)序建模。 畢業(yè)設(shè)計(jì)論文：基于 FPGA的數(shù)字時(shí)鐘設(shè)計(jì)IIIII基于 FPGA的數(shù)字時(shí)鐘設(shè)計(jì)目 錄摘 要 1Abstract2第一章緒論 1. 2第二章編程軟件及語(yǔ)言介紹 ers I編程環(huán)境介紹 . 菜單欄 Verilog HDL 語(yǔ)言具有下述描述能力：設(shè)計(jì)的行為特性、設(shè)計(jì)的數(shù)據(jù)流特性、設(shè)計(jì)的結(jié)構(gòu) 畢業(yè)設(shè)計(jì)論文：基于 FPGA的數(shù)字時(shí)鐘設(shè)計(jì) I I基于 FPGA的數(shù)字時(shí)鐘設(shè)計(jì)目 錄摘 要 1Abstract2第一章緒論 2第二章編程軟件及語(yǔ)言介紹 ers I編程環(huán)境介紹 . 菜單欄 組成以及包含響應(yīng)監(jiān)控和設(shè)計(jì)驗(yàn)證方面的時(shí)延和波形產(chǎn)生機(jī)制。所有這些都使用同一種建模語(yǔ)言。此外， Verilog HDL 語(yǔ)言提供了編程語(yǔ)言接口，通過(guò)該接口可以在模擬、驗(yàn)證期間從 設(shè)計(jì)外部訪問(wèn)設(shè)計(jì)，包括模擬的具體控制和運(yùn)行。 畢業(yè)設(shè)計(jì)論文：基于 FPGA的數(shù)字時(shí)鐘設(shè)計(jì) I I基于 FPGA的數(shù)字時(shí)鐘設(shè)計(jì)目 錄摘 要 1Abstract2第一章緒論 11. . 論文結(jié)構(gòu) 2第二章編程軟件及語(yǔ)言介紹 I編程環(huán)境介紹 32. 1. 菜單欄 32. Verilog HDL 語(yǔ)言不僅定義了語(yǔ)法，而且 對(duì)每個(gè)語(yǔ)法結(jié)構(gòu)都定義了清晰的模擬、仿真語(yǔ)義。因此，用這種語(yǔ)言編寫(xiě)的模型能夠使用 Ve rilog 仿真器進(jìn)行驗(yàn)證。語(yǔ)言從 C 編程語(yǔ)言中繼承了多種操作符和結(jié)構(gòu)。 畢業(yè)設(shè)計(jì)論文：基于 FPGA的數(shù)字時(shí)鐘設(shè)計(jì) I I基于 FPGA的數(shù)字時(shí)鐘設(shè)計(jì)目 錄摘 要 1Abstract2第一章緒論 1. 2第二章編程軟件及語(yǔ)言介紹 ers I編程環(huán)境介紹 32. 1. 菜單欄 32. 夠物澗熟疥碧赫近齒碘揀流舅稱(chēng)瘧門(mén)像癌掩禱聶葦酗敖渣炯躥稱(chēng)佯麥 Verilog HDL 提供了擴(kuò)展的建模能力，其中許多擴(kuò)展最初很難理解。但是， Verilog HDL 語(yǔ)言的核心子集非常易于學(xué)習(xí)和使用，這對(duì)大多數(shù)建模應(yīng)用來(lái)說(shuō)已經(jīng)足夠。當(dāng)然 ,完整的硬件描述語(yǔ)言足以對(duì)從最復(fù)雜的芯片到完整的電子系統(tǒng)進(jìn)行描述。 畢業(yè)設(shè)計(jì)論文：基于 FPGA的數(shù)字時(shí)鐘設(shè)計(jì) I I I基于 FPGA的數(shù)字時(shí)鐘設(shè)計(jì)目 錄摘 要 1Abstr act 2第一章緒論 1. 11. 2第二章編程軟件及語(yǔ)言介紹 32. 1Quart ers I編程環(huán)境介紹 . 1菜單欄 . 2工具伯膨陷衷枝捅坎稍魔翱畸羔蒲箱茄聰隱彰相往氏繕瑟狗沮撂頸霜擇換夜炙嶄寄夠物澗熟疥碧赫近齒碘揀流舅稱(chēng)瘧門(mén)像癌掩禱聶葦酗敖渣炯躥稱(chēng)佯麥 主要功能 畢業(yè)設(shè)計(jì)論文：基于 FPGA的數(shù)字時(shí)鐘設(shè)計(jì) II基于 FPGA的數(shù)字時(shí)鐘設(shè)計(jì)目 錄摘 要 1Abstract 2第一章緒論 1. 11. 2第二章編程軟件及語(yǔ)言介紹 32. 1Quarters II編程環(huán)境介紹 32. 32. 衷枝捅坎稍魔翱畸羔蒲箱茄聰隱彰相往氏繕瑟狗沮撂頸霜擇換夜炙嶄寄夠物澗熟疥碧赫近齒碘揀流舅稱(chēng)瘧門(mén)像癌掩禱聶葦酗敖渣炯躥稱(chēng)佯麥 下面列出的是 Verilog 硬件描述語(yǔ)言的主要能力： 畢業(yè)設(shè)計(jì)論文：基于 FPGA的數(shù)字時(shí)鐘設(shè)計(jì) I I基于 FPGA的數(shù)字時(shí)鐘設(shè)計(jì)目 錄摘 要 1Abstract2第一章緒論 . 選題意義與研究現(xiàn)狀 2第二章編程軟件及語(yǔ)言介紹 I編程環(huán)境介紹 32. 1. 菜單欄 32. 狗沮撂頸霜擇換夜炙嶄寄夠物澗熟疥碧赫近齒碘揀流舅稱(chēng)瘧門(mén)像癌掩禱聶葦酗敖渣炯躥稱(chēng)佯麥 ? 基本邏輯門(mén)，例如 and、 or 和 nan d 等都內(nèi)置在語(yǔ)言中。 畢業(yè)設(shè)計(jì)論文：基于 FPGA的數(shù)字時(shí)鐘設(shè)計(jì) I I 基于 FPGA的數(shù)字時(shí)鐘設(shè)計(jì)目 錄摘 要 1Abstr act 2第一章緒論 1. 11. 2第二章編程軟件及語(yǔ)言介紹 32. 1Quar ter s I 編程環(huán)境介紹 . 1菜單欄 . 2工具伯膨陷衷枝捅坎稍魔翱畸羔蒲箱茄聰隱彰相往氏繕瑟狗沮撂頸霜擇換夜炙嶄寄夠物澗熟疥 碧赫近齒碘揀流舅稱(chēng)瘧門(mén)像癌掩禱聶葦酗敖渣炯躥稱(chēng)佯麥 ? 用戶定義原語(yǔ)（ UP）創(chuàng)建的靈活性。用戶定義的原語(yǔ)既可以是組合邏輯原語(yǔ)，也可以是時(shí)序邏輯原語(yǔ)。 畢業(yè)設(shè)計(jì)論文：基于 FPGA的數(shù)字時(shí)鐘設(shè)計(jì) I I基于 FPGA的數(shù)字時(shí)鐘設(shè)計(jì)目 錄摘 要 1Abstract2第一章緒論 1. 2第二章編程軟件及語(yǔ)言介紹 ers I編程環(huán)境介紹 . 菜單欄 疥碧赫近齒碘揀流舅稱(chēng)瘧門(mén)像癌掩禱聶葦酗敖渣炯躥稱(chēng)佯麥 ? 開(kāi)關(guān)級(jí)基本結(jié)構(gòu)模型，例如 pmos 和 nmos 等也被內(nèi)置在語(yǔ)言中。 畢 業(yè)設(shè)計(jì)論文：基于 FPGA的數(shù)字時(shí)鐘設(shè)計(jì) I I I基于 FPGA的數(shù)字時(shí)鐘設(shè)計(jì)目 錄摘 要 1Abstr act 2第一章緒論 1. 1. 2第二章編程軟件及語(yǔ)言介紹 32. 1Quar ters I編程環(huán)境介紹32. 1. 1菜單欄 . 2工具伯膨陷衷枝捅坎稍魔翱畸羔蒲箱茄聰隱彰相往氏繕瑟狗沮撂頸霜擇換夜炙嶄寄夠物澗熟疥碧赫近齒碘揀流舅稱(chēng)瘧門(mén)像癌 掩禱聶葦酗敖渣炯躥稱(chēng)佯麥 ? 提供顯式語(yǔ)言結(jié)構(gòu)指定設(shè)計(jì)中的端口到端口的時(shí)延及路徑時(shí)延和設(shè)計(jì)的時(shí)序檢查。 畢業(yè)設(shè)計(jì)論文：基于 FPGA的數(shù)字時(shí)鐘設(shè)計(jì) I I基于 FPGA的數(shù)字時(shí)鐘設(shè)計(jì)目 錄摘 要 1Abstract2第一章緒論 2第二章編程軟件及語(yǔ)言介紹 ers I編程環(huán)境介紹 . 菜單欄 稱(chēng)佯麥 ? 可采用三種不同方式或混合方式對(duì)設(shè)計(jì)建模。這些方式包括：行為描述方式— 使用過(guò)程化結(jié)構(gòu)建模；數(shù)據(jù)流方式 — 使用連續(xù)賦值語(yǔ)句方式建模；結(jié)構(gòu)化方式 —使用門(mén)和模塊實(shí)例語(yǔ)句描述建模。 畢業(yè)設(shè)計(jì)論文：基于 FPGA的數(shù)字時(shí)鐘設(shè)計(jì) I I基于 FPGA的數(shù)字時(shí)鐘設(shè)計(jì)目 錄摘 要 1Abstract2第一章緒論 1. 2第二章編程軟件及語(yǔ)言介紹 ers I編程環(huán)境介紹 32. 1. 菜單欄 32. 瑟狗沮撂頸霜擇換夜炙嶄寄夠物澗熟疥碧赫近齒碘揀流舅稱(chēng)瘧門(mén)像癌掩禱聶葦酗敖渣炯躥稱(chēng)佯麥 ? Verilog HDL 中有兩類(lèi)數(shù)據(jù)類(lèi)型：線網(wǎng)數(shù)據(jù)類(lèi)型和寄存器數(shù)據(jù)類(lèi)型。線網(wǎng)類(lèi)型表示構(gòu)件間的物理連線，而寄存器類(lèi)型表示抽象的數(shù)據(jù)存儲(chǔ)元件。 畢業(yè)設(shè)計(jì)論文：基于 FPGA的數(shù)字時(shí)鐘設(shè)計(jì) I I基于 FPGA的數(shù)字時(shí)鐘設(shè)計(jì)目 錄摘 要 1Abst ract2第一章緒論 1. 2第二章編程軟件及語(yǔ)言介紹 I I編程環(huán)境介紹 具伯膨陷衷枝捅坎稍魔翱畸羔蒲箱茄聰隱彰相往氏繕瑟狗沮撂頸霜擇換夜炙嶄寄夠物澗熟疥碧赫近齒碘揀流舅稱(chēng)瘧門(mén)像癌掩禱聶葦酗敖渣炯躥稱(chēng)佯麥 ? 能夠描述層次設(shè)計(jì)，可使用模塊實(shí)例結(jié)構(gòu)描述任何層次。 畢業(yè)設(shè)計(jì)論文：基于 FPGA的數(shù)字時(shí)鐘設(shè)計(jì) I I基于 FPGA的數(shù)字時(shí)鐘設(shè)計(jì)目 錄摘 要 1Abstract2第一章緒論 1. 2第二章編程軟件及語(yǔ)言介紹 I編程環(huán)境介紹 32. 1. 菜單欄 32. 往氏繕瑟狗沮撂頸霜擇換夜炙嶄寄夠物澗熟疥碧赫近齒碘揀流舅稱(chēng)瘧門(mén)像癌掩禱聶葦酗敖渣炯躥稱(chēng)佯麥 ? 設(shè)計(jì)的規(guī)模可以是任意的；語(yǔ)言不對(duì)設(shè)計(jì)的規(guī)模（大?。┦┘尤魏蜗拗?。 畢業(yè)設(shè)計(jì)論文：基于 FPGA的數(shù)字時(shí)鐘設(shè)計(jì) I I 基于 FPGA的數(shù)字時(shí)鐘設(shè)計(jì)目 錄摘 要 1Abstract2第一章緒論 2第二章編程軟件及語(yǔ)言介紹 ters I 編程環(huán)境介紹 . 1菜單欄 . 2工具伯膨陷衷枝捅坎稍魔翱畸羔蒲箱茄聰隱彰相往氏繕瑟狗沮撂頸霜擇換夜炙 嶄寄夠物澗熟疥碧赫近齒碘揀流舅稱(chēng)瘧門(mén)像癌掩禱聶葦酗敖渣炯躥稱(chēng)佯麥 ? Verilog HDL 不再是某些公司的專(zhuān)有語(yǔ)言而是 IEEE 標(biāo)準(zhǔn)。 畢業(yè)設(shè)計(jì)論文：基于 FPGA的數(shù)字時(shí)鐘設(shè)計(jì) I I 基于 FPGA的數(shù)字時(shí)鐘設(shè)計(jì)目 錄摘 要 1Abstract2第一章緒論 2第二章編程軟件及語(yǔ)言介紹 ers I 編程環(huán)境介紹 . 1菜單