【導(dǎo)讀】導(dǎo)下進(jìn)行的研究工作及取得的成果。盡我所知，除文中特別加以標(biāo)注和致。含我為獲得安陽(yáng)工學(xué)院及其它教育機(jī)構(gòu)的學(xué)位或?qū)W歷而使用過(guò)的材料。明并表示了謝意。以贏利為目的前提下，學(xué)?？梢怨颊撐牡牟糠只蛉?jī)?nèi)容?，F(xiàn)在的競(jìng)賽、科研、測(cè)驗(yàn)的環(huán)境中，跑表依然扮演著十分重要的角色。發(fā)展，它有著更加廣闊的發(fā)展空間、也有著更加廣泛的應(yīng)用。各個(gè)模塊通過(guò)合理的配合來(lái)實(shí)現(xiàn)跑表的功能，所有功能語(yǔ)言都用VHDL. 本實(shí)驗(yàn)主要借助Altera公司開(kāi)發(fā)的EDA工具M(jìn)AX+plusⅡ軟件作為編譯

　　

【正文】 port ( clk : in std_logic。 reset : in std_logic。 clk_div : out std_logic)。 end ponent。 signal clk0_tmp : std_logic。 signal clk1_tmp : std_logic。 begin U0: clk_div10 port map (clk,sysreset,clk0_tmp)。 U1: clk_div4 port map (clk0_tmp,sysreset,clk1_tmp)。 clk0 = clk0_tmp。 clk1 = clk0_tmp and clk1_tmp。 end rtl。 library ieee。 use 。 use 。 use 。 31 entity count6 is port ( reset : in std_logic。 enable : in std_logic。 clk : in std_logic。 cout : out std_logic。 q : out std_logic_vector(2 downto 0))。 end count6。 architecture rtl of count6 is signal q_tmp : std_logic_vector(2 downto 0)。 begin process(clk) begin if (clk?event and clk =?1?) then if (reset = ?1?) then q_tmp = (others = ?0?)。 elsif (enable =?1?) then if (q_tmp =”101”) then q_tmp = (others = ?0?)。 else q_tmp = q_tmp+1。 end if。 end if。 end if。 q = q_tmp。 end process。 cout = ?1? when q_tmp =”101” and enable =?1? else ?0?。 end rtl。 library ieee。 use 。 32 use 。 use 。 entity count3 is port ( reset : in std_logic。 enable : in std_logic。 clk : in std_logic。 cout : out std_logic。 q : out std_logic_vector(1 downto 0))。 end count3。 architecture rtl of count3 is signal q_tmp : std_logic_vector(1 downto 0)。 begin process(clk) begin if (clk?event and clk =?1?) then if (reset = ?1?) then q_tmp = (others = ?0?)。 elsif (enable =?1?) then if (q_tmp =”10”) then q_tmp = (others = ?0?)。 else q_tmp = q_tmp+1。 end if。 end if。 end if。 q = q_tmp。 end process。 cout = ?1? when q_tmp =”10” and enable =?1? else ?0?。 end rtl。 33 library ieee。 use 。 use 。 use 。 entity time_counter is port ( sysreset : in std_logic。 reset0 : in std_logic。 enable : in std_logic。 clk0 : in std_logic。 hr10 : out std_logic_vector(1 downto 0)。 hr : out std_logic_vector(3 downto 0)。 min10 : out std_logic_vector(2 downto 0)。 min : out std_logic_vector(3 downto 0)。 sec10 : out std_logic_vector(2 downto 0)。 sec : out std_logic_vector(3 downto 0)。 sec01 : out std_logic_vector(3 downto 0)。 sec001 : out std_logic_vector(3 downto 0))。 end time_counter。 ponent count10 port ( reset : in std_logic。 enable : in std_logic。 clk : in std_logic。 cout : out std_logic。 q : out std_logic_vector(3 downto 0))。 end ponent。 ponent count6 port ( reset : in std_logic。 enable : in std_logic。 clk : in std_logic。 cout : out std_logic。 34 q : out std_logic_vector(2 downto 0))。 end ponent。 ponent count3 port ( reset : in std_logic。 enable : in std_logic。 clk : in std_logic。 cout : out std_logic。 q : out std_logic_vector(1 downto 0))。 end ponent。 signal co1,co2, co3,co4 :std_logic。 signal co5,co6, co7,co8 :std_logic。 signal reset_tmp :std_logic。 begin reset_tmp = sysreset or reset0。 U0: count10 port map (reset_tmp,enable,clk0,co1,sec001)。 U1: count10 port map (reset_tmp,co1,clk0,co2,sec01)。 U2: count10 port map (reset_tmp, co2,clk0,co3,sec)。 U3: count6 port map (reset_tmp, co3,clk0,co4,sec10)。 U4: count10 port map (reset_tmp, co4,clk0,co5,min)。 U5: count6 port map (reset_tmp, co5,clk0,co6,min10)。 U6: count10 port map (reset_tmp, co6,clk0,co7,hr)。 U7: count13 port map (reset_tmp, co7,clk0,co83,hr10)。 35 end rtl。 library ieee。 use 。 use 。 use 。 entity display is port(sysreset : in std_logic。 clk : in std_logic。 hr10 : in std_logic_vector(1 downto 0)。 hr : in std_logic_vector(3 downto 0)。 min10 : in std_logic_vector(2 downto 0)。 min : in std_logic_vector(3 downto 0)。 sec10 : in std_logic_vector(2 downto 0)。 sec : in std_logic_vector(3 downto 0)。 sec01 : in std_logic_vector(3 downto 0)。 sec001 : in std_logic_vector(3 downto 0)。 choose : out std_logic_vector(7 downto 0)。 segment : out std_logic_vector(6 downto 0))。 end display。 architecture rtl of display is ponent count8 port ( reset : in std_logic。 clk : in std_logic。 sel : out std_logic_vector(2 downto 0))。 end ponent。 ponent choose_decoder port ( sel : in std_logic_vector(2 downto 0)。 choose: out std_logic_vector(7 downto 0))。 end ponent。 ponent time_choose 36 port ( sel : in std_logic_vector(2 downto 0)。 hr10 : in std_logic_vector(1 downto 0)。 hr : in std_logic_vector(3 downto 0)。 min10 : in std_logic_vector(2 downto 0)。 min : in std_logic_vector(3 downto 0)。 sec10 : in std_logic_vector(2 downto 0)。 sec : in std_logic_vector(3 downto 0)。 sec01 : in std_logic_vector(3 downto 0)。 sec001 : in std_logic_vector(3 downto 0)。 q : out std_logic_vector(3 downto 0))。 end ponent。 ponent seg7 is port（ q : in std_logic_vector(3 downto 0)。 segment : out std_logic_vector(6 downto 0))。 end ponent。 signal sel :std_logic_vector(2 downt