【導(dǎo)讀】一段頻率內(nèi)，綜合產(chǎn)生多個頻點的技術(shù)。近年來,直接數(shù)字頻率合成器(DigitalDirect. Synthesis，DDS）由于其具有頻率分辨率高、頻率變換速度快、相位可連續(xù)變化等特點,在數(shù)字通信系統(tǒng)中已被廣泛采用而成為現(xiàn)代頻率合成技術(shù)中的佼佼者。設(shè)計方案，并利用QuartusII軟件上進行了實現(xiàn)。用硬件描述語言VerilogHDL實現(xiàn)了分模塊設(shè)計，并給出了對應(yīng)的時序仿真波形。

　　

【正文】 +5V 3 4 5 DACLK DA時鐘線 6 DADB7 DA數(shù)據(jù)線 7 DADB6 DA數(shù)據(jù)線 8 DADB5 DA數(shù)據(jù)線 9 DADB4 DA數(shù)據(jù)線 10 DADB3 DA數(shù)據(jù)線 11 DADB2 DA數(shù)據(jù)線 12 DADB1 DA數(shù)據(jù)線 13 DADB0 DA數(shù)據(jù)線 14 15 16 17 18 19 20 21 ADDB0 AD數(shù)據(jù)線 22 ADDB1 AD數(shù)據(jù)線 23 ADDB2 AD數(shù)據(jù)線 24 ADDB3 AD數(shù)據(jù)線 25 ADDB4 AD數(shù)據(jù)線 26 ADDB5 AD數(shù)據(jù)線 29 主要技術(shù)指標規(guī)范（測試條件（除特殊說明外）： AVDD=+3V, DRVDD=+3V，F(xiàn)s=32MHz(50%占空比 )， MODE=AVDD， 2V輸入范圍 ～ ，外部基準）。 按鍵電路設(shè)計 按鍵部分主要是為了控制頻率、輸出波形和復(fù)位。一共有三個按鍵，它們沒按下一此給一個脈沖，系統(tǒng)收到信號，便作出相應(yīng)處理。該部分電路設(shè)計如下圖 425 所示。 圖 425 按鍵電路 其中 P P2 P22 分別接到芯片的對應(yīng)位置，此電源與液晶顯示使用同一電源，節(jié)約芯片的端口 。 液晶顯示 LCD1602 簡介 本次設(shè)計采用的是 SMC1602 液晶顯示器， 1602 液晶也叫 1602 字符型液晶，它是一種專門用來顯示字母、數(shù)字、符號等的 點陣 型液晶模塊。它由若干個 5X7 或者 5X11 等點陣 字符位組成，每個點陣字符位都可以顯示一個字符，每位之間有一個點距的間隔，每行之間 也有間隔，起到了字符間距和行間距的作用，正因為如此所以它不能很好地顯示圖形。 1602LCD 是指顯示的內(nèi)容為 16X2,即可以顯示兩行，每行 16 個字符液晶模塊（顯示字符和數(shù)字）。該液晶顯示模式分為初始化狀態(tài)、寫命令控制狀態(tài)和寫顯示數(shù)據(jù)狀態(tài)。 27 ADDB6 AD數(shù)據(jù)線 28 ADDB7 AD數(shù)據(jù)線 29 ADCLK AD時鐘線 30 31 32 33 34 30 表 LCD1602 參數(shù) 圖 426 LCD1602 實物圖 表 LCD1602 引腳功能 1602LCD 主要技術(shù)參數(shù) 具體值 顯示容量 16 2 個字符 芯片工作電壓 — 工作電流 () 模塊最佳工作電壓 字符尺寸 (W H)mm 引 線 號 符 號 名 稱 功 能 1 Vss 接地 0V 2 VDD 電路電源 5V177。 10% 3 VEE 液晶驅(qū)動電壓 保證 VDDVEE=∽ 5V 電壓差 4 RS 寄存器選擇信號 H:數(shù)據(jù)寄存器 L:指令寄存器 5 R/W 讀 /寫信號 H:讀 L:寫 6 E 片選信號 下降沿觸發(fā) ,鎖存數(shù)據(jù) 7 | 14 DB0 | DB7 數(shù)據(jù)線 數(shù)據(jù) 傳輸 31 10 k 10ΩΩΩΩ 表 4. 6 寄存器功能 RS R/W 操 作 0 0 指令寄存器 (IR)寫入 0 1 忙標志和地址計數(shù)器讀出 1 0 數(shù)據(jù)寄存器 (DR)寫入 1 1 數(shù)據(jù)寄存器讀出 備注：忙標志為 1時，表明正在進行內(nèi)部操作，此時不能輸入指令或數(shù)據(jù)，要等內(nèi)部操作結(jié)束，忙標志為 0時。另外背光陽極 15(A)和背光陽極 16(K) 兩個引腳主要是用于亮度和對比度的調(diào)節(jié)。 1） LCD 顯示器的電路設(shè)計 由于顯示器的背光陽極 15(A)和背光陽極 16(K) 兩個引腳需要設(shè)置亮度和對比度，所以此處應(yīng)加一滑動變阻器，即調(diào)節(jié)電阻改變顯示器的對比度和亮度。該電路如圖 427所示。 圖 427 LCD 顯示電路 本章小結(jié) 本設(shè)計基于 DDS 的基本原理，利用 Altera 公司的 FPGA 芯片 Cycloneii 系列的EP2C8Q208，將波形先存儲到 ROM 中，在通過各個控制模塊，調(diào)用不同的 ROM，得到輸出信號。本章首先介紹各個模塊的設(shè)計和功能，并進行了 時序仿真，使得每一部分功LCD1602 VS S VD D VO R S RW E D0 D1 D2 D3 D4 D5 D6 D 7 A K +5V 數(shù)據(jù)輸出端口 GND 32 能正常后進行整體仿真；在得到正確的仿真結(jié)果后，根據(jù)仿真設(shè)計硬件電路。本文詳細介紹了硬件設(shè)計過程中每個芯片對應(yīng)的功能和所需要連接方式；最后在輸出部分，主要是控制波形輸出和顯示電路以及 D/A 轉(zhuǎn)換部分。 5 系統(tǒng)仿真與驗證 33 本設(shè)計是在 EDA 設(shè)計平臺上實現(xiàn)系統(tǒng)的仿真，所以需要的裝置主要有 PC 機和Altera 公司的 Quartus II軟件。 Altera 公司的 Quartus II軟件是一款易于使用的開發(fā)工具，其界面友好，集成化程度高。支持 FLEX、 MAX、 ACEX1K、 Cyclone 系列器件，可通過Quartus ii 圖形編輯器創(chuàng)建圖形設(shè)計文件 (.gdf)，通過 Quartus II 文本編輯器使用Verilog_HDL語言創(chuàng)建文本設(shè)計文件 (.v)，還可以通過 Quartus II 波形編輯器創(chuàng)建波形設(shè)計文件 (.vwf)。通過 Quartus II編譯器完成，可檢查項目是否有錯，并對項目進行邏輯綜合，然后配置到一個 ALTERA 器件中，同時產(chǎn)生報告文件、編程文件和用于時間仿真的輸出文件。 DDS 的輸入頻率控制字 K 有 10 位數(shù)據(jù)，輸出數(shù)據(jù) Q 為 8 位，并且 ROM需 1024 個存儲單元，需要占用的系統(tǒng)比較大。但所使用的實驗開發(fā)系統(tǒng)所配的適配板的資源足以滿足本次設(shè)計的需求。當信號 LOCK 有效時，將事先設(shè)定的頻率控制字輸出送入相位累加本設(shè)計的硬件驗證過程中，針對實驗開發(fā)系統(tǒng)所提供的輸入、輸出信號。 采用 Quartus II來實現(xiàn) DDS 的編譯和仿真。 Quartus II是一種常用的 EDA 工具。它支持原理圖、 VHDL 和 Verilog語言文本文件，以及波形與 EDIF 的格式的文件作為設(shè)計輸入，并支持這些文件的任意混合設(shè)計：具有門級仿真器，可進行功能仿真和時序仿真，能夠產(chǎn)生精確 的仿真結(jié)果。在 Quartus II 中完成了源文件的編程，系統(tǒng)的編譯、綜合、適配之后，接著就是進行功能仿真和時序仿真。功能仿真只驗證系統(tǒng)設(shè)計的功能關(guān)系，與實際信號的延時無關(guān)。時序仿真是接近真實器件運行的仿真，仿真過程中已將器件特性考慮進去了，因而仿真精度相當高。 系統(tǒng)仿真 將編輯好的程序在 Quartus II 中進行時序仿真，得到仿真結(jié)果圖。用 Quartus II設(shè)計 DDS 系統(tǒng)數(shù)字部分最簡單的方法是采用原理圖輸入。相位累加器調(diào)用 adder_10 加法器模塊，相位累加器設(shè)計的好壞將直接影響到整個系統(tǒng)的 速度，采用流水線技術(shù)能大幅度地提升速度。波形存儲器 (ROM)通過調(diào)用 sin_rom元件實現(xiàn)，其 sin_rom的值 .mif 是一個存放波形幅值的文件。波形存儲器設(shè)計主要考慮的問題是其容量的大小，利用波形幅值的奇、偶對稱特性，可以節(jié)省資源，這是非常可觀的。為了進一步優(yōu)化速度的設(shè)計，可以選擇菜單 Assignal Global Project Logic Synthesis 的選項 Optimize 0(速度 )，并設(shè)定Global Project Logic Synthesis Style 為 FAST，經(jīng)寄存器性能分析最高 頻率達到 100MHZ以上。 以下為整個設(shè)計的原理圖，如圖 51 所示。 34 圖 51 整體系統(tǒng)設(shè)計圖 系統(tǒng)驗證 將整個系統(tǒng)安裝原理圖連接，并將系統(tǒng)在 Quartus II中可以完整的顯示結(jié)果。其運行結(jié)果如圖 5 5 5 5 56 所示。 圖 52 正弦波輸出圖 圖 53 正弦波周期 通過圖 52 和圖 53 可看到正弦波的周期為 2048，采樣點數(shù)設(shè)計為 8k。 35 圖 54 三角波輸出圖 圖 55 方波輸出圖 36 圖 56 鋸齒波輸出圖 通過以上結(jié)果分析，可以得 到仿真結(jié)果是符合設(shè)計要求的。在輸入部分每次按下波形控制按鍵即可切換輸出波形，一共設(shè)計了 4種不同的波形分別為正弦波、三角波、方波和鋸齒波。調(diào)頻按鈕可以調(diào)節(jié)輸入頻率，每個步進位 ,最小為 ，最大為 10MHz。 37 6 總 結(jié) 信號發(fā)生器是科研及工程實踐中最重要的儀器之一，以往多使用硬件組成，隨著信息技術(shù)高速發(fā)展，集成電路的大規(guī)模使用，電子系統(tǒng)已經(jīng)進入了一個高速發(fā)展的全新時段。特別是 EDA 技術(shù)的日趨成熟的今天，通過計算機輔助設(shè)計，可以很好地完成電子設(shè)計的自動化。在設(shè)計過程中， 可根據(jù)需要隨時改變器件的內(nèi)部邏輯功能和管腳的信號方式， EDA 技術(shù)借助于大規(guī)模集成的 FPGA/CPLD 和高效的設(shè)計軟件，用戶不僅可通過直接對芯片結(jié)構(gòu)的設(shè)計實行多種數(shù)字邏輯系統(tǒng)功能，而且由于管腳定義的靈活性，大大減輕了電路圖設(shè)計和電路板設(shè)計的工作量及難度，同時，這種基于可編程芯片的設(shè)計大大減少了系統(tǒng)芯片的數(shù)量，縮小了系統(tǒng)的體積，提高了系統(tǒng)的可靠性。 基于 DDS 的信號發(fā)生器是最為理想的信號產(chǎn)生模型， DDS 系統(tǒng)有著其他信號發(fā)生器所無法比擬的優(yōu)勢。今天 DDS 廣泛用于接受機本振、信號發(fā)生器、儀器、通信系統(tǒng)、雷達系統(tǒng)等， 尤其適合跳頻無線電通信系統(tǒng)。 基于 FPGA 的正弦信號發(fā)生器結(jié)合了的 EDA 技術(shù)和 DDS 理論，在 EDA 技術(shù)高速、高效、高可靠性的前提下得到了更優(yōu)的設(shè)計效果。但是系統(tǒng)的功能還沒有得到完全利用，由于 DDS 技術(shù)是利用查表法來產(chǎn)生波形的，則在基于 FPGA 設(shè)計時只要把 ROM 改成RAM 變可實現(xiàn)任意波形的產(chǎn)生。 本次設(shè)計在總體上符合設(shè)計要求，能較好的實現(xiàn)設(shè)計功能。其中也存在有不足之處。第一，在累加器設(shè)計中，沒有采用流水先設(shè)計。因而累加器系統(tǒng)工作頻率沒能得到提高，性能不夠優(yōu)越。第二，設(shè)計波形 ROM 是沒有很好地利用正弦信號的對稱 性來設(shè)計波形數(shù)據(jù)，對系統(tǒng)輸出信號的精度有一定的影響。第三，外圍電路沒有設(shè)計鍵盤輸入模塊，使得操作不夠直觀靈活。 38 致 謝 首先，感謝我的學(xué)校。大學(xué)四年，我學(xué)到了很多新的知識，同時我也改變了很多進步了很多。而這些應(yīng)該歸功于我的學(xué)校。 其次，感謝通信與信息工程學(xué)院，感謝所有授過我課的老師，無論是基礎(chǔ)課老師還是專業(yè)課老師。 最后，特別感謝我的指導(dǎo)老師劉曉佩老師。感謝劉老師對本設(shè)計和論文的選題、研究和成稿傾注了大量的心力。導(dǎo)師淵博的學(xué)識、嚴謹?shù)闹螌W(xué)態(tài)度、踏實的工作作風(fēng)和求實求知的精神使我受益 匪淺。在劉老師的悉心指導(dǎo)下，我對畢業(yè)設(shè)計的認識從一團糟到有了初步的認識到明確了任務(wù)目標，再到基本工作的組織和完成以及對工作任務(wù)的檢查和整理。通過這樣一個過程，使我更深一步地了解了基于 FPGA的直接數(shù)字頻率合成 (DDS)設(shè)計的流程，基本掌握了利用 Quartus II 設(shè)計開發(fā) DDS 的能力和技巧。作為一個本科生，由于經(jīng)驗的匱乏，難免有許多考慮不周全的地方，如果沒有導(dǎo)師的督促指導(dǎo)，以及康樂同學(xué)們的幫助和支持，想要完成這個設(shè)計是困難的。因此，再次感謝所有幫助過我的老師和同學(xué)。 畢業(yè)在即，謹祝老師和同學(xué)們身體健康，工作 順利，生活幸福。 謝謝你們！ 39 參考文獻 [1]楊虹 , 周小莉 . 簡易直接數(shù)字頻率合成器的設(shè)計與仿真 [J]. 電腦開發(fā)與應(yīng)用 , 2020, 25(10): 3839. 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