【導(dǎo)讀】路、時序電路、RAM及D/A轉(zhuǎn)換器構(gòu)成。論文對格型合成濾波器原理進行了分析討。論，著重闡明了反射系數(shù)ik的推導(dǎo)過程。時序電路完成語音合成。

　　

【正文】 18 第 4 章 基于 DSP Builder 的 系統(tǒng)設(shè)計 DSP Builder 介紹 DSP Builder 是 Altera 公司推出的一個面向 DSP 開發(fā)基于模型的設(shè)計工具。它是作為 Matlab 中一個 Simulink 工具箱出現(xiàn)的。 Matlab 是功能強大的數(shù)學(xué)分析工具，廣泛應(yīng)用于科學(xué)計算和工程計算，可以進行復(fù)雜的 DSP 系統(tǒng)的建模與仿真。 Simulink是 Matlab 的一個組成部分，用于圖形化建模仿真。 DSP Builder 作為 Simulink 的一個工具箱，使得利 用 FPGA 設(shè)計嵌入式 DSP 系統(tǒng)時，設(shè)計者完全可以通過 Simulink 的圖形化界面來進行系統(tǒng)建模，只要簡單的進行 DSP Builder 工具箱中的模塊調(diào)用即可。值得注意的是， DSP Builder 中的 DSP 基本模塊是以算法級的描述出現(xiàn)的，便于設(shè)計者從系統(tǒng)級或者算法級進行理解，甚至不需要了解 FPGA 本身和硬件描述語言 。 基于模型的設(shè)計方法 基于模型的設(shè)計，自動地將高級模型轉(zhuǎn)換成低級描述的方法，這種流程需要預(yù)先準(zhǔn)備好的庫或 IP 模塊。利用 FPGA 實現(xiàn) DSP 嵌入式系統(tǒng)時，可以利用 Altera 和 Xilinx公司在 Matlab/Simulink 預(yù)先提供的模塊集（ Blockset），按照基于模型的方法建立 DSP系統(tǒng)的算法模型，在仿真、優(yōu)化的基礎(chǔ)上由 DSP Builder 和 System Generator 自動轉(zhuǎn)換成硬件實現(xiàn)的網(wǎng)表文件，再進行布局和布線的實現(xiàn)。 在 設(shè)計技術(shù)方面的最新進展 已經(jīng)為 DSP 設(shè)計者提供了 很好 的解決方案。由Mathworks 公司提供的 Simulink 是一種基于數(shù)學(xué)模型的系統(tǒng)設(shè)計 工具 ， 它 為 DSP 設(shè)計者提供了強大的建模與仿真功能。該 工具 能處理多速率離散時間定義與管理以及單源浮點仿真等 DSP 問題。對于 FPGA 實現(xiàn)來說， DSP 綜合是一項將 DSP 驗證與最佳DSP 實現(xiàn)鏈接在一起的關(guān)鍵創(chuàng)新。 借助嵌入在 Synplify DSP 工具中的能力， 設(shè)計者可以采用一種自動式且獨立于器件的方法來檢查實現(xiàn)過程的折衷并完成目標(biāo)映射 。 將 DSP 綜合與 Simulink 聯(lián)合使用，可將系統(tǒng)架構(gòu)師與硬件設(shè)計師的專長整合到一個公共環(huán)境中。系統(tǒng)架構(gòu)師可以為 Simulink 創(chuàng)建一個獨立 于 器件結(jié)構(gòu) 的模型，使設(shè)計 輸入 保持在純算法 的 層面，從而將注意力集中在更高層次的設(shè)計功能上。當(dāng)模型轉(zhuǎn)交給硬件設(shè)計師時，規(guī)范沒有任何架構(gòu) 的 含義。只要建模環(huán)境中的 DSP 驗證工具允許無縫集成綜合引擎，硬件設(shè)計師無需修改驗證源就可檢查架構(gòu)方面的折衷。由于西南科技大學(xué)本科生畢業(yè)論文 19 驗證源保持一致，所以系統(tǒng)架構(gòu)師不用擔(dān)心硬件實現(xiàn)問題，而硬件設(shè)計師也不必費勁地去研究 DSP 算法規(guī)范。此外這還能保證設(shè)計完整性與最優(yōu)化，提高兩個團隊成員的工作效率。 該設(shè)計方法的關(guān)鍵是采用通用 DSP 庫。供應(yīng)商專有的 IP 會使算法設(shè)計陷入到不必要的實現(xiàn)細節(jié)中。采用一個與架構(gòu) 參數(shù)無關(guān)的通用 DSP 功能庫，設(shè)計將根據(jù)高層規(guī)范來產(chǎn)生輸出。借助一個高層功能庫，甚至與 DSP 功能有關(guān)的延時也能被推遲到架構(gòu)優(yōu)化階段來處理。這是通過 DSP 綜合來完成的。諸如 DSP 綜合、 Simulink 及可移植庫等創(chuàng)新都是改進 DSP 設(shè)計的關(guān)鍵元素，但將這些能力集成到一個總的方法學(xué)中也非常關(guān)鍵。最佳的 DSP 設(shè)計流程可為現(xiàn)有設(shè)計能力增加通用庫以及整合 DSP 綜合與 Simulink 的能力。在設(shè)計規(guī)范時，系統(tǒng)架構(gòu)師只需在純粹的算法抽象層面上操作。通過使用功能塊，設(shè)計師可用類似的 DSP 概念來捕獲算法。 在設(shè)計流程的后期，由 于 Simulink 具有 DSP 驗證環(huán)境特性，算法驗證因而變得非常容易?？梢暬?、調(diào)試以及內(nèi)置的加速器等能力使設(shè)計者更容易實現(xiàn)離散時間設(shè)計的快速仿真。這種設(shè)計方法的引擎就是 DSP 綜合，它決定了面積、性能等系統(tǒng)級目標(biāo)。這個步驟旨在創(chuàng)造出一種能消耗最少的資源并達到所需性能的架構(gòu)。通過采用折疊、系統(tǒng)范圍重定時以及增加延時等適當(dāng)?shù)南到y(tǒng)級優(yōu)化技術(shù)， DSP 綜合能滿足系統(tǒng)級性能目標(biāo)。 所得到的架構(gòu)可由獨立于 器件結(jié)構(gòu) 的可綜合 RTL 代碼來生成。由于設(shè)計保留了獨立于 器件結(jié)構(gòu) 的特性， RTL 綜合工具的全部能力可以被用于執(zhí)行進一步的設(shè)計 優(yōu)化。 與傳統(tǒng)設(shè)計流程相比，上述 DSP 設(shè)計方法具有明顯的優(yōu)勢。隨著設(shè)計規(guī)模增大， 只是由于其無延時的算法及無需時間來同步多條路徑， DSP 綜合流程就超過了傳統(tǒng)方法 。 來自模型的可執(zhí)行的技術(shù)條件 由 Simulink 模塊 集（ blockset）中的模塊 作為系統(tǒng)和部件行為的可執(zhí)行技術(shù)要求，代替 傳統(tǒng)設(shè)計流程中 模糊的文本文件。這些模塊可以覆蓋數(shù)字和模擬的硬件及軟件，它們便于在工程隊伍之間清晰 ‘ 無模糊 ’ 地交流和通信 。 當(dāng)設(shè)計變得更大和更復(fù)雜時，必須首先在抽象的高層次描述設(shè)計。 Simulink 與專用的模塊集一起為嵌入算法 的高層次描述提供優(yōu)良的圖形化環(huán)境。一個好的系統(tǒng)模型應(yīng)該具備高度抽象化的特性，模型的結(jié)構(gòu)與最終的軟 /硬件實現(xiàn)方式無關(guān)。高層次的西南科技大學(xué)本科生畢業(yè)論文 20 Simulink 系統(tǒng)模型達到以下目的： （ 1） 使設(shè)計者直接利用 Simulink 系統(tǒng)模型執(zhí)行仿真；（ 2） 在整個開發(fā)過程中利用模型來進行測試、校驗和實現(xiàn)； （ 3） 幫助設(shè)計者較早地發(fā)現(xiàn)問題，避免在開發(fā)的末尾發(fā)現(xiàn)問題而加大成本； （ 4） 它消除對容易誤解的書面技術(shù)條件的依賴，而替代為可執(zhí)行的技術(shù)條件； （ 5） 設(shè)計隊伍每個成員可以理解和執(zhí)行這個模型，集中 開發(fā) 主要模型的部件 ； （ 6） 稱高層次的 Simulink 系統(tǒng)模型為可執(zhí)行的技術(shù)條件或黃金參考 。 在可執(zhí)行的技術(shù)條件中，輸入和輸出是算法的測試矢量，整個設(shè)計過程利用這些測試矢量來證實設(shè)計符合技術(shù)條件。因為整個設(shè)計是在 Simulink 環(huán)境下執(zhí)行，在測試矢量進入到不同應(yīng)用時不需要額外的開銷。在可執(zhí)行的技術(shù)條件中利用的測試將在整個設(shè)計中使用。 帶有仿真的設(shè)計 Simulink 是一個為多領(lǐng)域動態(tài)系統(tǒng)仿真的平臺 ，作為交互式仿真集成環(huán)境為動態(tài)系統(tǒng)提供了建模和分析的方法 。 Simulink 產(chǎn)品系列提供交互的圖形化方框圖環(huán)境，帶有為信號處理、通訊和控制等可定制的模塊庫 或模塊 集 （ Blockset） 。 通過其提供的豐富的功能塊，不需要書寫代碼就可以快速地創(chuàng)建系統(tǒng)的模型，所建立的模型具有處理向量信號的能力；在復(fù)雜系統(tǒng)的建模中，它又具有不可缺少的邏輯關(guān)系運算和“使能”及“觸發(fā)”等技術(shù)；利用 Simulink 與 Matlab 的協(xié)調(diào)運行，可以直接利用 Matlab 的數(shù)學(xué)、圖形和編程功能，也可以利用其各種工具箱（ Toolbox）提供的高層次設(shè)計和分析的能力。此外，也 可以產(chǎn)生綜合性系統(tǒng)技術(shù)條件，模型通道和其它的環(huán)境效應(yīng) 等 。這些 設(shè)計 工具也簡化了利用定量測量的系統(tǒng)分析，如信噪比和位誤差率等。 Simulnk 模塊是層次化的，很容易把它們分成子系統(tǒng)或元件；可定義所有為實現(xiàn)軟件和硬件需要的全部信息。仿真利用來證明由模型定義的可執(zhí)行技術(shù)條件是完全的和正確工作的。 Simulink 的模塊集可以通過專用元件集進一步擴展， FPGA 生產(chǎn)商Xilinx 和 Altera 公司為了使 Matlab 的信號處理系統(tǒng)仿真結(jié)果能夠利用 FPGA 進行硬件實現(xiàn)，在 Simulink 中分別加入各自公司專有的模塊集，可以利用這些專用模塊集建立起相應(yīng)的系統(tǒng)仿真模型。 由自動代碼生成進行實現(xiàn) 設(shè)計一旦被 認為已經(jīng) 完善和 通過 校驗，可以自動地從模型產(chǎn)生代碼，消除手 工編碼的要求和人工編碼引入的錯誤。在 實現(xiàn)設(shè)計的 目標(biāo)系統(tǒng)中可以利用這個代碼 作 為實西南科技大學(xué)本科生畢業(yè)論文 21 時的樣機和推廣應(yīng)用。 安裝在 Simulink 中的 Xilinx/Altera 的專用模塊集中的 System Generator/DSP Builder 模塊 可以 針 對 Xilinx/Altera 的 FPGA 目標(biāo)器件 自動產(chǎn)生硬件代碼的能力 。能夠產(chǎn)生 硬件代碼的能力 是以目標(biāo)器件的 IP 核為基礎(chǔ)，將可執(zhí)行的技術(shù)條件模塊轉(zhuǎn)換成 VHDL 標(biāo)準(zhǔn)語言的網(wǎng)表文件，提供硬件的綜合工具進行芯片的集成，如圖 41 所示。 持續(xù)的測試和校驗 基于模型的設(shè)計技術(shù)采用了 集 成化 的 測試 方法，可在 任何 層次 的模型中 進行測試， 確保 了 整個開發(fā)過程的質(zhì)量。 在設(shè)計過程的每個環(huán)節(jié)都及時進行持 續(xù)的校驗和仿真 ，通過這些持 續(xù)的校驗和仿真可以及早發(fā)現(xiàn)錯誤，由于 能夠 及時發(fā)現(xiàn) 問題和錯誤 ，完善設(shè)計和 修正錯誤代價就降低。系統(tǒng)模型或稱為 “golden reference”可以看作硬件或軟件實現(xiàn)的測試床，可以在協(xié)同仿真的軟件或硬件環(huán)路中 進行 驗證。 圖 41 由自動代碼生成進行硬件實現(xiàn) DSP Builder 設(shè)計流程 使用 DSP Builder 進行設(shè)計，首先需在 Matlab/ Simulink 軟 件下創(chuàng)建一個模型，之后，系統(tǒng)會自動生成 VHDL 語言進行綜合與 QuartusII 編譯。 圖 42 給出采用 DSP Builder 進行系統(tǒng)級設(shè)計流程， 主要 包括如下步驟： （ 1） 在 Matlab/ Simulink軟件 下，使用 DSP Builder的模塊與 Simulink的其他模塊創(chuàng)建一個新模型。 （ 2） 采用 SignalCompiler模塊分析設(shè)計。 （ 3） 采用示波器模塊觀察設(shè)計結(jié)果。 西南科技大學(xué)本科生畢業(yè)論文 22 （ 4） 運行 SignalCompiler模塊為 RTL仿真與綜合產(chǎn)生相應(yīng)的腳本文件。 （ 5） 執(zhí)行 RTL仿真。 DSP Builder可采用 Tcl腳本方式利用 ModelSim軟件進行自動仿真。同時也可以利用產(chǎn)生的 VHDL或 Verilog HDL運用其他仿真工具進行手動仿真。 （ 6） 利用 DSP Builder中 SignalCompiler模塊產(chǎn)生的輸出文件進行 RTL綜合。 DSP Builder可采用 Tcl腳本方式利用 Quartus II、 Synplify、 Precision RTL Synthesis、或者LeonardoSpectrum軟件進行綜合。同時，也可以利用其他綜合工具利用手工方式綜合VHDL代碼。 （ 7） 在 Quartus II軟件下對設(shè)計進行引腳鎖定，全編譯生成下載文件。 （ 8） 下載到硬件評估板上采用 SignalTapII工具或者硬件回路仿真（ HIL）進行調(diào)試。 （ 9） 按照設(shè)計要求進行實測。 S i g n i a l C o m p i l e r M a t l a b S i m u l i n kS y n t h e s i s ( Q u a r t u s Ⅱ 、L e o n a r d o S p e c t r u mS y n p l i f y o r S y n t h e s i s )A T O M N e t l i s tQ u a r t u s Ⅱ F i t l e rM o d e l S i m S y n t h e s i sA T O M N e t l i s tQ u a r t u s Ⅱ F i t l e rV H D L o rV e r i l o g H D LP r o g r a m m e rO b j e c t F i l e ( . p o f )硬 件硬 件回 路仿 真手 動 流 程( S i m u l i n k 外 )自 動 流 程( S i m u l i n k 內(nèi) ) 圖 42 DSP Builder 設(shè)計流程 西南科技大學(xué)本科生畢業(yè)論文 23 DSP Builder 位寬 設(shè)計規(guī)則 在 Simulink 中，所有數(shù)據(jù)是利用雙精度數(shù)（ double）來表示的，它是 64 位二進制的補碼浮點數(shù)，而雙精度數(shù)對 FPGA 是不可行的。所以需要對 Simulink 中雙精度數(shù)轉(zhuǎn)換為 FPGA 中的 定點數(shù)， DSP Builder 中提供了 4 種轉(zhuǎn)換方式，如表 41 所示 。圖 43 給出了有符號二進制小數(shù)，有符號二進制整數(shù)，無符號二進制整數(shù)的轉(zhuǎn)換格式。 表 41 Simulink 與 VHDL 的映射關(guān)系表 數(shù)據(jù)類型 說明 Simulink與 VHDL的映射關(guān)系 Signed Fractional 有符號小數(shù) 將雙精度數(shù)映射為有符號數(shù)，形式為[L].[R]，其中： [L]表示二進制數(shù)小數(shù)點左側(cè)位數(shù)， [L]左側(cè)最高位為符號位。 [R]為二進制數(shù)小數(shù)點右側(cè)位數(shù) Simulink有符號數(shù)映射 VHDL中STD_LOGIC_VECTOR({L + R 1} DOWNTO 0)數(shù)據(jù)類型 Signed integer 有符號整數(shù) 將雙精度數(shù)映射為有符號數(shù)， [L]為有符號總線的位數(shù)， [L]左側(cè)最高位為符號位 Simulink有符號數(shù)映射 VHDL中STD_LOGIC_VECTOR({L 1} DOWNTO 0) 數(shù)據(jù)類型 Unsigned integer 無符號整數(shù) 將雙精度數(shù)映射為無符號數(shù)， [L]為無符號總線的位數(shù) Simulink無符號數(shù)映射 VHDL中STD_LOGIC_VECTOR({L 1} DOWNTO 0) 數(shù) 據(jù)類型 Single Bit 1位二進制數(shù) 映射 VHDL中 std_logic數(shù)據(jù)類型 注： 以上 4種數(shù)據(jù)類型在 DSP Builder的 Input模塊中設(shè)置，其中對 應(yīng)用于 Simulink中的無符號整數(shù)類型的信號設(shè)計系統(tǒng)， DSP Builder將其中具有 w位寬的總線轉(zhuǎn)換為 w+1位的有符號總線，其中最高位被設(shè)置 0。 01234567符 號 位 （ a） [4].[4]有符號小數(shù) 01234567符 號 位 （ b） 8位有符號整數(shù) 01234567 （ c） 8位無符號整數(shù) 圖 43 轉(zhuǎn)換格式 對于硬件電路設(shè)計， Simulink 信號必須轉(zhuǎn)換成與硬件結(jié)構(gòu)相對應(yīng)的總線格式。因此，浮點值必須轉(zhuǎn)換為定點值。這種轉(zhuǎn)換是硬件設(shè)計的關(guān)鍵步驟，因為轉(zhuǎn)換多少位、西南科技大學(xué)本科生畢業(yè)論文 24 小數(shù)點的位置將直接影響所需的硬件資源和系統(tǒng)精度。一般情況下，轉(zhuǎn)換為較大的位數(shù)精度較高，但是需要較多的硬件資源，對于設(shè)計者來說，就是在資源與性能之間找到一個折衷方案，以達到最高的性價比。 例： 8 位無符號數(shù)值 11101011=27+26+25+23+21+20 =128+64+32+8+2+1=235 8 位有符號數(shù)值 11101011= 27+26+25+23+21+20 = 128+64+32+8+2+1= 21 [4].[4]有符號小數(shù)值 = 23+22+21+21+23+24 = 8+4+2+++ = 西南科技大學(xué)本科生畢業(yè)論文 25 第 5 章 語音合成 系統(tǒng)的實現(xiàn) 語音合成器 系統(tǒng)設(shè)計 一個完整的語音合成系統(tǒng)應(yīng)包括 CPU，語音庫 ROM， RAM 以及語音合成器。LPC 語音合成器應(yīng)當(dāng)實現(xiàn)以下功能： （ 1） 激勵信號的產(chǎn)生； （ 2） 參數(shù)的分離與譯碼；（ 3） 合成過程的參數(shù)插值； （ 4） 格型濾波器的遞推運算及結(jié)果輸出； （ 5） 合成信號的去加重處理。 而 在本設(shè)計中完成的任務(wù)是 （ 1） 、 （ 4） 兩個重要的部分。 簡化的 LPC語音合成器的總體結(jié)構(gòu)框架如圖 51 所示。 語音合成過程：首先，初始化整個合成器，然后在 控制電路 的控制下，提取 LPC參數(shù)并存儲到 RAM 中，當(dāng)這些參數(shù)準(zhǔn)備好后， 控制電路 控制格型濾 波器開始工作，格型濾波器按照一定時序從 RAM 中讀取能量 E 、 ik 等參數(shù)， 同時控制 激勵發(fā)生器 產(chǎn)生 激勵 信號去沖激格型濾波器 ，經(jīng)過格型濾波器運算后產(chǎn)生的采樣信號進入 D/A 轉(zhuǎn)換 器 ，輸出脈寬調(diào)制信號 之后再進行后續(xù)處理即可得到 較理想的 語音信號 。此時由控制電路產(chǎn)生中斷信號申請換幀，進入下一幀信號的處理。 譯碼電路R A M控 制 電 路時 序電 路數(shù)字濾波器激 勵 發(fā) 生 器D A C中 斷初 始 化 信 號地址線數(shù)據(jù)