【正文】 ，但由于物理結(jié)構(gòu)較簡(jiǎn)單，只能實(shí)現(xiàn)規(guī)模較小的數(shù)字電路。 20世紀(jì) 80年代中期， Altera公司和 Xilinx公司分別推出了復(fù)雜可編程邏輯器件 (CPLD)和現(xiàn)場(chǎng)可編程門(mén)陣列〔 FPGA). CPLD/FPGA 體系結(jié)構(gòu)和邏輯單元靈活，集成度高，易于編程，可多次、隨時(shí) 行為模型 — RTL 建模 行為仿真 陜西理工學(xué)院畢業(yè)論文（設(shè)計(jì)） 第 20 頁(yè) 共 61 頁(yè) 更改內(nèi)部的邏輯功能，因而可實(shí)現(xiàn)一個(gè)復(fù)雜的數(shù)字系統(tǒng)。目前 CPLD/FPGA受到廣大電子設(shè)計(jì)人員的廣泛關(guān)注和普遍歡迎，掌握 CPLD/FPGA的設(shè)計(jì)方法己成為一名電子工程師的必要條件。經(jīng)過(guò) 20 年的發(fā)展，許多知名公 司開(kāi)發(fā)了種類(lèi)繁多的 CPLD/FPGA器件。與 ASIC相比， CPLD/FPGA具有設(shè)計(jì)周期短，設(shè)計(jì)制造成本低、開(kāi)發(fā)工具先進(jìn)、標(biāo)準(zhǔn)產(chǎn)品無(wú)需測(cè)試、質(zhì)量穩(wěn)定、可實(shí)現(xiàn)在線檢驗(yàn)等優(yōu)點(diǎn)，已廣泛應(yīng)用于數(shù)字系統(tǒng)和數(shù)字產(chǎn)品的設(shè)計(jì)與生產(chǎn)中，可實(shí)現(xiàn)簡(jiǎn)單如普通門(mén)電路， 如復(fù)雜 CPU的數(shù)字系統(tǒng)。圖 PLD的開(kāi)發(fā)流程圖。它包括設(shè)計(jì)準(zhǔn)備，設(shè)計(jì)輸入，功能仿真，設(shè)計(jì)處理，時(shí)序仿真和器件編程及測(cè)試等七個(gè)步驟 圖 PLD的開(kāi)發(fā)流程圖 設(shè)計(jì)準(zhǔn)備 在系統(tǒng)設(shè)計(jì)之前 ，首先要進(jìn)行方案論證、系統(tǒng)設(shè)計(jì)和器件選擇等準(zhǔn)備工作。設(shè)計(jì)人員根據(jù)任務(wù)要求，如系統(tǒng)的功能和復(fù)雜度，對(duì)工作速度和器件本身的資源、成本及連線的可布性等方面進(jìn)行權(quán)衡，選擇合適的設(shè)計(jì)方案和合適的器件類(lèi)型。一般采用自上而下的設(shè)計(jì)方法，也可采用傳統(tǒng)的自下而上的設(shè)計(jì)方法。 設(shè)計(jì)輸入 設(shè)計(jì)人員將所設(shè)計(jì)的系統(tǒng)或電路以開(kāi)發(fā)軟件要求的某種形式表示出來(lái)，并送入計(jì)算機(jī)的過(guò)程稱(chēng)為設(shè)計(jì)輸入。設(shè)計(jì)輸入通常有以下幾種形式 : 設(shè)計(jì)準(zhǔn)備 設(shè)計(jì)輸入： 1. 原理圖 2. 硬件描述語(yǔ)言 設(shè)計(jì)處理： 1. 優(yōu)化，綜合 2. 適配，分割 功能仿真 時(shí)序仿真 器件編程 器件測(cè)試 陜西理工學(xué)院畢業(yè)論文（設(shè)計(jì)） 第 21 頁(yè) 共 61 頁(yè) （ 1）原理圖輸入方式 原理圖輸入方式是一種最直接的設(shè)計(jì)描述方式，要設(shè)計(jì)什么，就從軟件系統(tǒng)提供的元件庫(kù)中調(diào)出來(lái) ，畫(huà)出原理圖，這樣比較符合人們的習(xí)慣。這種方式要求設(shè)計(jì)人員有豐富的電路知識(shí)及對(duì) PLD的結(jié)構(gòu)比較熟悉。其主要優(yōu)點(diǎn)是容易實(shí)現(xiàn)仿真，便于信號(hào)的觀察和電路的調(diào)整，缺點(diǎn)是效率低，特別是產(chǎn)品有所改動(dòng)，需要選用另外一個(gè)公司的 PLD器件時(shí)，就需要重新輸入原理圖，而采用硬件描述語(yǔ)言輸入方式就不存在這個(gè)問(wèn)題。 （ 2）硬件描述語(yǔ)言輸入方式 硬件描述語(yǔ)言是用文本方式描述設(shè)計(jì)，它分為普通硬件描述語(yǔ)言和行為描述語(yǔ)言。普通 硬 件 描述語(yǔ)言有 ABEL,CUR和 LFM等，它們支持邏輯方程、真值表、狀態(tài)機(jī)等邏輯表達(dá)方式，主要用于簡(jiǎn)單PLD的 設(shè)計(jì)輸入。行為描述語(yǔ)言是目前常用的高層硬件描述語(yǔ)言，主要有 VHDL和 Verilog HDL兩個(gè) IEEE標(biāo)準(zhǔn)。其突出優(yōu)點(diǎn)有 :語(yǔ)言與工藝的無(wú)關(guān)性，可以使設(shè)計(jì)人員在系統(tǒng)設(shè)計(jì)、邏輯驗(yàn)證階段便確立方案的可行性 。語(yǔ)一言的公開(kāi)可利用性，便于實(shí)現(xiàn)大規(guī)模系統(tǒng)的設(shè)計(jì) 。具有很強(qiáng)的邏輯描述和仿真功能，而且輸入效率高，在不同的設(shè)計(jì)輸入庫(kù)之間的轉(zhuǎn)換非常方便，用不著對(duì)底層的電路和 PLD結(jié)構(gòu)的熟悉。 （ 3）波形輸入方式 波形輸入方式主要是用來(lái)建立和編輯波形設(shè)計(jì)文件，以及輸入仿真向量和功能測(cè)試向量。波形設(shè)計(jì)輸入適用于時(shí)序邏輯和有重復(fù)性的邏輯 函數(shù)。系統(tǒng)軟件可以根據(jù)用戶(hù)定義的輸入 /輸出波形自動(dòng)生成邏輯關(guān)系。波形編輯功能還允許設(shè)計(jì)人員對(duì)波形進(jìn)行拷貝、剪切、粘貼、重復(fù)與伸展，從而可以用內(nèi)部節(jié)點(diǎn)、觸發(fā)器和狀態(tài)機(jī)建立設(shè)計(jì)文件，并將波形進(jìn)行組合，顯示各種進(jìn)制的狀態(tài)值，也可以將一組波形重疊到另一組波形上，對(duì)兩組仿真結(jié)果進(jìn)行比較。波形仿真結(jié)果如圖 圖 波形仿真 功能仿真 功能仿真也叫前仿真。用戶(hù)所設(shè)計(jì)的電路必須在編譯之前進(jìn)行邏輯功能驗(yàn)證，此時(shí)的仿真沒(méi)有延時(shí)信息，對(duì)于初步的 功能檢測(cè)非常方便。仿真前，要先利用波形編輯器和硬件描述語(yǔ)言等建立波形文件和測(cè)試向量 (即將所關(guān)心的輸入信號(hào)組合成序列 )，仿真結(jié)果將會(huì)生成報(bào)告文件和輸出信號(hào)波 陜西理工學(xué)院畢業(yè)論文（設(shè)計(jì)） 第 22 頁(yè) 共 61 頁(yè) 形，從中便可以觀察到各個(gè)節(jié)點(diǎn)的信號(hào)變化。如果發(fā)現(xiàn)錯(cuò)誤，則返回設(shè)計(jì)輸入中修改邏輯設(shè)計(jì)。 設(shè)計(jì)處理 設(shè)計(jì)處理是器件設(shè)計(jì)中的核心環(huán)節(jié)。在設(shè)計(jì)處理過(guò)程中，編譯軟件將對(duì)設(shè)計(jì)輸入文件進(jìn)行邏輯化簡(jiǎn)、綜合優(yōu)化和適配，最后產(chǎn)生編程用的編程文件 . （ 1） 語(yǔ)法檢查和設(shè)計(jì)規(guī)則檢查 設(shè)計(jì)輸入完成后，首先進(jìn)行語(yǔ)法檢查，如原理圖中有無(wú)漏連信號(hào)線，信號(hào)有無(wú)雙重來(lái)源，文本輸入 文件中關(guān)鍵字有無(wú)輸錯(cuò)等各種語(yǔ)法錯(cuò)誤，并及時(shí)列出錯(cuò)誤信息報(bào)告供設(shè)計(jì)人員修改，然后進(jìn)行設(shè)計(jì)規(guī)則檢驗(yàn)，檢查總的設(shè)計(jì)有無(wú)超出器件資源或規(guī)定的限制，并將編譯報(bào)告列出，指明違反規(guī)則情況以供設(shè)計(jì)人員糾正。檢查如果沒(méi)有問(wèn)題就會(huì)出現(xiàn)如圖 圖 功能檢查后的圖 （ 2）邏輯優(yōu)化和綜合 化簡(jiǎn)所有的邏輯方程或用戶(hù)自建的宏，使設(shè)計(jì)所占用的資源最少。綜合的目的是將多個(gè)模塊化設(shè)計(jì)文件合并為一個(gè)網(wǎng)表文件，并使層次設(shè)計(jì)平面化 （ 3）適配和分割 確立優(yōu)化以后的邏輯能否與器件中的宏單元和 UO單元適配，然后將設(shè)計(jì)分 割為多個(gè)便于識(shí)別的邏輯小塊形式映射到器件相應(yīng)的宏單元中。如果整個(gè)設(shè)計(jì)較大，不能裝入一片器件時(shí)，可以將整個(gè)設(shè)計(jì)劃分 (分割 )成多塊，并裝入同一系列的多片器件中去。分割可全自動(dòng)、部分或全部用戶(hù)控制，目的是使器件數(shù)目最少，器件之間通信的引腳數(shù)目最少。 （ 4）布局和布線 布局和布線工作縣存卜而的設(shè)計(jì)丁作完成后由軟件自動(dòng)完成的，它以最優(yōu)的方式對(duì)邏輯元件布局，并準(zhǔn)確地實(shí)現(xiàn)元件間的互連。布線以后軟件自動(dòng)生成報(bào)告，提供有關(guān)設(shè)計(jì)中各部分資源的使用情況等信息。 陜西理工學(xué)院畢業(yè)論文（設(shè)計(jì)） 第 23 頁(yè) 共 61 頁(yè) 時(shí)序仿真 時(shí)序仿真又稱(chēng)后仿真或延時(shí)仿真。由于不同器件的內(nèi) 部延時(shí)不一樣，不同的布局布線方案也給延時(shí)造成不同的影響，因此在設(shè)計(jì)處理以后，對(duì)系統(tǒng)和各模塊進(jìn)行時(shí)序仿真，分析其時(shí)序關(guān)系，估計(jì)設(shè)計(jì)的性能，以及檢查和消除競(jìng)爭(zhēng)冒險(xiǎn)等是非常有必要的。實(shí)際上這也是與實(shí)際器件工作情況基本相同的仿真。 器件編程側(cè)試 時(shí)序仿真完成后，軟件就可產(chǎn)生供器件編程使用的數(shù)據(jù)文件。對(duì) EPLD/CPLD來(lái)說(shuō)，是產(chǎn)生熔絲圖文件，即 JED文件，對(duì)于 FPGA來(lái)說(shuō)，是產(chǎn)生位流數(shù)據(jù)文件 (Bitstream Generation)，然后將編程數(shù)據(jù)放到對(duì)應(yīng)的具體可編程器件中去。器件編程需要滿(mǎn)足一定的條 件，如編程電壓、編程時(shí)序和編程算法等。普通的 EPLD/CPLD器件和一次性編程的 FPGA需要專(zhuān)用的編程器完成器件的編程工作，基于 SRAM 的 FPGA可以由 EPROM 或其它存儲(chǔ)體進(jìn)行配置。在線可編程的 PLD器件不需要專(zhuān)門(mén)的編程器，只要一根編程下載電纜就可以了。器件在編程完畢后，可以用編譯時(shí)產(chǎn)生的文件對(duì)器件進(jìn)行校驗(yàn)、加密等工作。對(duì)于支持 JTAG技術(shù)，具有邊界掃描測(cè)試 BST(BandaryScan Testing)能力和在線編程能力的器件來(lái)說(shuō) ,測(cè)試起來(lái)就更加方便。目前 ， 世 界上比較有名的 PLD生產(chǎn)廠家有 Altera公司， Xilinx公司，Lattice公司， Actel公司， Atmel公司等，其中， Altera公司和 Xilinx公司的產(chǎn)品占有 60%的份額，是業(yè)內(nèi)的領(lǐng)跑者。 FPGA 介紹 FPGA的發(fā)展非常迅速，形成了各種不同的結(jié)構(gòu) .按邏輯功能塊的大小分類(lèi)， FPGA可分為細(xì)粒度FPGA和粗粒度 FPGA。細(xì)粒度 FPGA的邏輯功能塊較小，資源可以充分利用，但連線和開(kāi)關(guān)多，速度慢 。粗粒度 FPGA的邏輯功能塊規(guī)模大，功能強(qiáng)，但資源不能充分利用。從邏輯功能塊的結(jié)構(gòu)上分類(lèi)，可分為查找表結(jié)構(gòu)、多路開(kāi)關(guān)結(jié)構(gòu)和多級(jí)與 非門(mén)結(jié)構(gòu)。根據(jù) FPGA內(nèi)部連線的結(jié)構(gòu)不同，可分為分段互連型 FPGA和連續(xù)互連型 FPGA兩類(lèi)。分段互連型 FPGA中具有多種不同長(zhǎng)度的金屬線，各金屬線段之間通過(guò)開(kāi)關(guān)矩陣或反熔絲編程連接，走線靈活方便，但走線延時(shí)無(wú)法預(yù)測(cè)。連續(xù)互連型 FPGA是利用相同長(zhǎng)度的金屬線，連接與距離遠(yuǎn)近無(wú)關(guān)，布線延時(shí)是固定的和可預(yù)測(cè)的。根據(jù)編程方式， FPGA可分為一次編程型和可重復(fù)編程型兩類(lèi)。一次編程型采用反熔絲開(kāi)關(guān)元件，具有體積小、集成度高、互連線特性阻抗低、寄生電容小和高速度的特點(diǎn)，此外還具有加密位、防拷貝、抗輻射、抗干擾、不需外接 PROM或 EPROM的特點(diǎn)，但只能一次編程，比較適合于定型產(chǎn)品及大批量應(yīng)用， Actel公司和Quicklogic公司提供此類(lèi)產(chǎn)品?？芍貜?fù)編程型 FPGA采用 SRAM開(kāi)關(guān)元件或快閃 EPROM控制的開(kāi)關(guān)元件，配置數(shù)據(jù)存儲(chǔ)在 SRAM或快閃 EPROM 中。 SRAM型 FPGA的突出優(yōu)點(diǎn)是可反復(fù)編程，系統(tǒng)上電時(shí)，給 FPGA加載不同的配置數(shù)據(jù)就可完成不同的硬件功能，甚至在系統(tǒng)運(yùn)行中改變配置，實(shí)現(xiàn)系統(tǒng)功能的動(dòng)態(tài)重構(gòu)?？扉W EPROM型 FPGA具有非易失性和可重復(fù)編程的雙重優(yōu)點(diǎn)，但不能動(dòng)態(tài)重構(gòu)，功耗也較 SRAM型高。 FPGA一般 由三種可編程電路和一個(gè)用于存放編程數(shù)據(jù)的 SRAM組成，這三種可編程電路是 :可編程 陜西理工學(xué)院畢業(yè)論文（設(shè)計(jì)） 第 24 頁(yè) 共 61 頁(yè) 邏輯塊 CLB(Configurable Logic Block)、輸入 /輸出模塊 IOB(1/0 Block)和互連資源 IR (Interconnect Resource)， Altera 公司可編程邏輯器件 [6] [1] Altera 公司是世界上最大的 PLD供應(yīng)商之一，其開(kāi)發(fā)工具 MAX+PLUS1 1被認(rèn)為是最優(yōu)秀的 PLD開(kāi)發(fā)平臺(tái)之一。目前，該公司的產(chǎn)品有屬于 CPLD的 MAX3000/5000/7000/9000和 Classi。系列及屬于 FPGA 的 FLEX6K/8KIOK,APEX20K,AC EX1K ,APEX1 1M ercury,Ex calibur和 Stratix系列。其中APEX20,APEX? , Mercury, Excalibur和 Stratix系列必須由 Altera公司的下一代開(kāi)發(fā)軟件Quartus? 支持。 AlteraCPLD/FPGA的特點(diǎn) Altera 的 CPLD/FPGA具有良好的性能，極 高的密度和非常大的靈活性，除了具有一般 CPLD/FPGA的特點(diǎn)外，還具有改進(jìn)的結(jié)構(gòu)，先進(jìn)的處理技術(shù)，現(xiàn)代化的開(kāi)發(fā)工具及多種宏功能模塊可選用等優(yōu)點(diǎn)。 （ 1)高性能 高性能集中體現(xiàn)在技術(shù)和結(jié)構(gòu)上， Altera器件采用銅鋁布線的先進(jìn)的 CMOS技術(shù)，具有非常低的功耗和相當(dāng)高的速度，而且采用連續(xù)式互聯(lián)結(jié)構(gòu)，提供快速 的、連續(xù)的信號(hào)延時(shí)。 （ 2)高集成度 Altera公司的 CPLD/FPGA規(guī)模很大，在大容量和多 1/0引腳等方面擴(kuò)大了 CPLD的使用范圍，為使用者將大規(guī)模的電路實(shí)現(xiàn)在一塊芯片中，為系統(tǒng)集成提供了條件。 Altera公司的 CPLD/FPGA產(chǎn)品密度從幾百門(mén)到幾百萬(wàn)門(mén)，為電子設(shè)計(jì)工程師提供了很好的解決方案。 （ 3)高性?xún)r(jià)比 由于 Altera公司不斷采用先進(jìn)的產(chǎn)品開(kāi)發(fā)與生產(chǎn)制造工藝，經(jīng)過(guò) 10多年成功經(jīng)驗(yàn)的積累，使其產(chǎn)品開(kāi)發(fā)技術(shù)及生產(chǎn)工藝等方面尤為先進(jìn)，從而降低了產(chǎn)品成本，提高了產(chǎn)品性能。 （ 4)在線配置 (ISP)功能 Altera公司的產(chǎn)品一般都具備 ISP功能。 ISP功能就是使用 CPLD/FPGA帶有的 JTAG測(cè)試端口，可以在一個(gè)獨(dú)立的生產(chǎn)過(guò)程中對(duì)器件進(jìn)行編程，并對(duì) PCB進(jìn)行功能測(cè)試。 ISP功能不僅提高了產(chǎn)品設(shè)計(jì)的靈 活性，簡(jiǎn)化了樣品制作過(guò)程及流水線生產(chǎn)過(guò)程，而且能實(shí)現(xiàn)產(chǎn)品的快速而有效的現(xiàn)場(chǎng)升級(jí)和更新?lián)Q代。 （ 5)較短的開(kāi)發(fā)周期 Altera公司的快速、直觀、易于使用的 Quartus和 Marx+plus 11軟件能大大縮短開(kāi)發(fā)周期，從設(shè)計(jì)輸入、處理、檢驗(yàn)和器件編程諸項(xiàng)工作一共只需幾小時(shí)。 陜西理工學(xué)院畢業(yè)論文（設(shè)計(jì)） 第 25 頁(yè) 共 61 頁(yè) 查找表 LUT 進(jìn)位鏈 DFF 查找表 LUT 進(jìn) 位鏈 DFF （ 6)