【正文】 個時鐘脈沖時，對于第二級比例乘法器，只允許進入一個時鐘脈沖，所以在輸入個時鐘脈沖下，比例乘法器輸出個脈沖。這樣，比例乘法器的輸出端總共得到脈沖數(shù)位為。 圖36是8個BCD比例乘法器級聯(lián)的示意圖。圖 36 8個BCD比例乘法器級聯(lián)圖37和圖38是仿真波形，前者設置分頻比為10：1，后者為10萬：1。圖 37 8個BCD比例乘法器級聯(lián)仿真波形之一圖 38 8個BCD比例乘法器級聯(lián)仿真波形之二 相位累加器模塊在本設計中，相位累加器位數(shù)為8為，輸出相位碼序列，作為RAM的尋址地址，由于程序比較簡單，不再過多描述。描述相位累加器模塊的VHDL程序 LIBRARY IEEE。USE 。USE 。USE 。ENTITY phasesum IS PORT( 全局復位 reset : IN STD_LOGIC。 分頻時鐘 fclk : IN STD_LOGIC。 掃頻使能 ddsen : IN STD_LOGIC。 相位累加步長 m : IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 讀RAM時鐘 rdclock : OUT STD_LOGIC。 讀RAM使能 rden : OUT STD_LOGIC。 讀RAM地址 rdaddress:OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。END phasesum。ARCHITECTURE rtl of phasesum IS 常數(shù)聲明CONSTANT RESET_ACTIVE : STD_LOGIC := 39。039。 信號聲明SIGNAL m_reg : STD_LOGIC_VECTOR(8 DOWNTO 0)。SIGNAL rdaddress_reg : STD_LOGIC_VECTOR(8 DOWNTO 0)。BEGIN PROCESS(reset,fclk,ddsen,m) BEGIN IF reset = RESET_ACTIVE THEN rdaddress_reg = 000000000。 時鐘下降沿改變地址 ELSIF falling_edge(fclk) THEN IF ddsen = 39。139。 THEN IF rdaddress_reg = 100000000 THEN rdaddress_reg = m_reg。 ELSE rdaddress_reg = rdaddress_reg + m_reg。 END IF。 ELSE rdaddress_reg = 000000000。 END IF。 END IF。 END PROCESS。 rden = ddsen。 rdclock = fclk WHEN ddsen = 39。139。 ELSE 39。039。 m_reg = 39。039。 amp。 m。 rdaddress = rdaddress_reg(7 DOWNTO 0)。END rtl。 雙端口RAM模塊LPM是參數(shù)可設置模塊庫(Librar of Parameterized Modules)縮寫，Altear提供的可參數(shù)化宏模塊和LPM函數(shù)均基于Altear器件的結(jié)構(gòu)做了優(yōu)化設計。在許多實際情況下，必須使用宏功能模塊才能使用特定器件的硬件資源。這些宏模塊可通過原理圖調(diào)用或者HDL語言例化，使得基于EDA的電子系統(tǒng)設計效率大大提高。設計者根據(jù)自己的需要，選取參數(shù)，定制模塊，十分輕松地將其加入到自己的設計中，無異于邀請優(yōu)秀的EDA工程師加入自己的設計中。LPM功能豐富，每一個模塊的功能、參數(shù)定義、使用方法、硬件描述語言參數(shù)設置及調(diào)用方法都可以在幫助文檔中找到。Altear提供的宏功能模塊包括以下幾類：1. 算術(shù)模塊包括累加器、加法器、乘法器和LPM算術(shù)函數(shù)。2. 門電路包括基本門電路，多路復用器等。3. I/O模塊包括時鐘數(shù)據(jù)恢復、鎖相環(huán)、雙數(shù)據(jù)速率、千兆位收發(fā)器、LVDS接收器和發(fā)送器。4. 存儲模塊包括存儲器、移位寄存器、得到宏模塊后，可以在Block Editor 中例化，在HDL語言中例化(通過端口定義例化，或使用Mega Wizard Plug—In Manager對宏功能模塊進行參數(shù)化并建立文件).Altear推薦使用Mega Wizard Plug—In Manager對宏功能模塊進行例化以及建立自定義宏功能模塊。此向?qū)⑻峁┮粋€供自定義和參數(shù)化宏功能模塊使用的symbol，并確保正確設置所有宏功能模塊的參數(shù)。利用Mega Wizard Plug—In Manager定制雙端口RAM。步驟如下：(1) 打開Mega Wizard Plug—In Manager初始對話框。選擇菜單Tool—Mega Wizard Plug—In Manager,產(chǎn)生如圖39所示界面，選中“Create a new custom megafunction variation”，意思是定制新的宏功能模塊，下面的選項是編輯修改一個已存在的宏功能模塊。單擊Next，進入圖310所示界面。圖 39 定制新的宏功能模塊圖 310 LPM宏功能模塊設置(2)在左邊欄中，選擇Memory Compiler下面的RAM：2port(雙端口RAM)。再選擇VHDL方式，最后輸入RAM文件存放路徑和文件名，單擊Next。(3)如圖311所示對話框，選擇數(shù)據(jù)線、地址線寬度，這里都是8位。在“Which clocking method do you want to use ？”選擇“Dual clock：use separate ‘read’and ‘write’”。意思是為讀/寫操作選擇獨立的時鐘，而在本設計中，對RAM讀/寫操作有2個模塊完成，讀/寫速率也不相同，所以選擇雙時鐘。最后，選中“Create an ‘rden’read enable”，為讀操作定制獨立的使能信號，單擊Next，進入圖312所示界面。圖 311 數(shù)據(jù)線和地址線寬度圖 312 選擇鎖存信號(4)對于“What port should be registered？”下面3個選項都選中。單擊Next，進入圖313所示。圖 313 為RAM添加初始化數(shù)據(jù)(5)如圖313所示，在“Do you want to specify the initial content of the memory？”欄中，選中“yes，use this file for the memory content”，并且單擊按鈕。.mif可以用文本編輯器編寫，要符合其格式。(6)單擊Next，進入如圖314所示界面，至此，點擊Finish按鈕，定制完成。生成的文件及其含義，說明如下：；；；(symbol)文件；生成的雙端口RAM外部引腳如圖315所示。圖 314 定制完成圖 315 ramdp的引腳示意圖生成的雙端口RAM元件的VHDL程序如下LIBRARY ieee。USE 。ENTITY ramdp IS PORT ( data : IN STD_LOGIC_VECTOR (7 DOWNTO 0)。 wraddress : IN STD_LOGIC_VECTOR (7 DOWNTO 0)。 rdaddress : IN STD_LOGIC_VECTOR (7 DOWNTO 0)。 wren : IN STD_LOGIC := 39。139。 rden : IN STD_LOGIC := 39。139。 wrclock : IN STD_LOGIC 。 rdclock : IN STD_LOGIC 。 q : OUT STD_LOGIC_VECTOR (7 DOWNTO 0) )。END ramdp。ARCHITECTURE SYN OF ramdp IS SIGNAL sub_wire0 : STD_LOGIC_VECTOR (7 DOWNTO 0)。 COMPONENT lpm_ram_dp GENERIC ( lpm_width : NATURAL。 lpm_widthad : NATURAL。 lpm_indata : STRING。 lpm_wraddress_control : STRING。 lpm_rdaddress_control : STRING。 lpm_outdata : STRING。 lpm_file : STRING。 lpm_hint : STRING )。 PORT ( rdclock : IN STD_LOGIC 。 wren : IN STD_LOGIC 。 wrclock : IN STD_LOGIC 。 q : OUT STD_LOGIC_VECTOR (7 DOWNTO 0)。 rden : IN STD_LOGIC 。 data : IN STD_LOGIC_VECTOR (7 DOWNTO 0)。 rdaddress : IN STD_LOGIC_VECTOR (7 DOWNTO 0)。 wraddress : IN STD_LOGIC_VECTOR (7 DOWNTO 0) )。 END COMPONENT。BEGIN q = sub_wire0(7 DOWNTO 0)。 lpm_ram_dp_ponent : lpm_ram_dp GENERIC MAP ( LPM_WIDTH = 8, LPM_WIDTHAD = 8, LPM_INDATA = REGISTERED, LPM_WRADDRESS_CONTROL = REGISTERED, LPM_RDADDRESS_CONTROL = REGISTERED, LPM_OUTDATA = REGISTERED, LPM_FILE = C:/VHDLBOOK/DDS/ddsyu/, LPM_HINT = USE_EAB=ON ) PORT MAP ( rdclock = rdclock, wren = wren, wrclock = wrclock, rden = rden, data = data, rdaddress = rdaddress, wraddress = wraddress, q = sub_wire0 )。END SYN。如圖 316所示，定制好RAM后，對其仿真，以確保功能可靠，并熟悉該元件的使用方法和時序情況，同時觀察數(shù)據(jù)是否被加載進去。圖316 存儲器仿真波形致 謝首先，感謝我的學校。大學四年，我學到了很多新的知識，同時我也改變了很多進步了很多。而這些應該歸功于我的學校。 其次，感謝計算機科學與技術(shù)學院，感謝所有授過我課的老師，無論是基礎(chǔ)課老師還是專業(yè)課老師。最后，特別感謝我的指導老師孫江峰老師。感謝他對本論文的選題、研究和成稿傾注了大量的心力。導師淵博的學識、嚴謹?shù)闹螌W態(tài)度、踏實的工作作風和求是求知的精神使我受益匪淺。在孫老師的悉心指導下，我對畢業(yè)設計的認識從一團糟到有了初步的認識到明確了任務目標，再到基本工作的組織和完成以及對工作任務的檢查和整理。通過這樣一個過程，使我更深一步地了解了基于FPGA的直接數(shù)字頻率合成(DDS)設計的流程，基本掌握了利用Quartus II設計開發(fā)DDS的能力和技巧。作為一個本科生，由于經(jīng)驗的匱乏，難免有許多考慮不周全的地方，如果沒有導師的督促指導，以及同學們的幫助和支持，想要完成這個設計是困難的。因此，再次感謝所有幫助過我的同學和老師。畢業(yè)在即，謹祝老師同學們身體健康，工作順利，生活幸福。參考文獻[1] 孟慶海，：西安交通大學出版社，2008[2] ：電子工業(yè)出版社，2007[3] 李景華，：東北大學出版社，2000[4] ：北京郵電大學出版社，2004[5] 張凱，：國防工業(yè)出版社，2004 [6] 劉韜，：人民郵電出版社，2005[7] 侯伯亨，：西安電子科技大學出版社，2001[8] 曾繁泰，：清華大學出版社，2001[9] ：清華大學出版社，2005[10] 潘松，：清華大學出版社，2005[11] ：電子工業(yè)出版社，2007[12] II的FPGA/：電子工業(yè)出版社，2007[13] ：西安電子科技大學出版社，2008[14] ：機械工業(yè)出版社，2003[15] 譚會生,：西安電子科技大學出版社，2004[16] FPGA/CPLD設計(基礎(chǔ)篇).北京：人民郵電出版社，2005[17] FPGA/CPLD設計(高級篇).北京：人民郵電出版社，2005[18] ：電子工業(yè)出版社，2003[19] ：西安電子科技大學出版社，2002[20] ：科技出版社，2003