【導(dǎo)讀】設(shè)計為應(yīng)用方向的電子產(chǎn)品自動化設(shè)計技術(shù)。DDS技術(shù)則是最為先進(jìn)的頻率合成。技術(shù)，所產(chǎn)生的信號具有頻率分辨率高、頻率切換速度快、頻率切換時相位連續(xù)，輸出相位噪聲低和可以產(chǎn)生任意波形等諸多優(yōu)點。的一次重要改進(jìn)。FPGA器件作為系統(tǒng)控制的核心，其靈活的現(xiàn)場可更改性，可再。文章給出的仿真結(jié)果，經(jīng)過驗證本設(shè)計能夠達(dá)到其預(yù)期性能

　　

【正文】 VDS、 RSDS、 miniLVDS、 LVPEGL、 SSTL和 HSTL I/O 標(biāo)準(zhǔn)。 單端 I/O 支持 支持各種單端 I/O 標(biāo)準(zhǔn)，如當(dāng)前系統(tǒng)中常用的 LVTTL、 LVCMOS、SSTL、 HSTL、 PCI 和 PCIX 標(biāo)準(zhǔn)。 接口和 協(xié)議支持 支持串行總線和網(wǎng)絡(luò)接口（如 PCI 和 PCIX），快速訪問外部存儲器件，同時還支持大量通訊協(xié)議，包括以太網(wǎng)協(xié)議和通用接口。 時鐘 管理 電路 支持最多達(dá)四個可編程鎖相 環(huán) (PLL)和最多 16 個全局時鐘線，提供強(qiáng)大的時鐘管理和頻率合成能力，使系統(tǒng)性能最大化。這些 PLL 提供的高級特性，包括頻率合成、可編程占空比、外部時鐘輸出、可編程帶寬、輸入時鐘擴(kuò)頻、鎖定探測以及支持差分輸入、輸出時鐘信號。 Nios II嵌入式處理器 Cyclone II 器件的 Nios II 嵌入式處理器降低了成本，提高了靈活性，給低成本分立式微處理器提供了一個理想的替代方案。 片內(nèi)匹配 支持驅(qū)動阻抗匹配和片內(nèi)串行終端匹配。片內(nèi)匹配消除了對外部電阻的需求，提高了信號完整性，簡化電路板設(shè)計。 Cyclone II FPGA 通過外部電阻還可支持并行匹配和差分分配。 循環(huán)冗余碼 (CRC) 具有 32 比特 CRC 自動校驗功能。內(nèi)置的 CRC 校驗電路簡化了校驗流程，只需在 Quartus II 軟件中單擊一下即可。這是 FPGA 中對付單時間干擾（ SEU）問題最有效的解決方案。 天津職業(yè)技術(shù)師范大學(xué) 2020 屆本科生畢業(yè)設(shè)計 18 圖 28 FPGA 開發(fā)板 本設(shè)計選用 FPGA 開發(fā)板的主 芯 片為 EP2C8Q208， Cyclone II 系列的 EP2C8Q208具有 8,256 個邏輯單元 (LE)， 36 個 M4K RAM blocks(4Kbits plus 512 parity bits)，同時具有 165,888個存儲單元 (Total RAM bits)，支持 18個 Embedded multipliers 和 2個 PLL，資源配備十分豐富。 EP2C8Q208C8 / EP2C8Q208C8N 芯片的 I/O 數(shù)目為 138 個， 工作電壓 為 ～， 工作溫度 為 0℃ ～ 85℃ 。另外， EP2C8Q208C8 / EP2C8Q208C8N 的型號標(biāo)識如表 23 所示。 表 23 EP2C8Q208C8 的型號標(biāo)識 EP2C 系列標(biāo)識，屬于 Cyclone Ⅱ 系列 8 器件型號 Q 封裝為 PQFP 208 引腳數(shù) C 應(yīng)用級別為商業(yè)級 8 速度等級 N 符合無鉛標(biāo)準(zhǔn) 天津職業(yè)技術(shù)師范大學(xué) 2020 屆本科生畢業(yè)設(shè)計 19 圖 29 Cyclone II 系列芯片 EP2C8Q208 EP2C8Q208 引腳 如圖 210 所示。 I/O_ASDOASDII/O_nCS0nCSI/O CRC_ERRSD_CASI/O CLK_USRSD_WEI/OSD_DQM0I/OSD_DQ7VCCI/OI/OSD_DQ6GNDGNDI/OSD_DQ5I/OSD_DQ4I/OSD_DQ3I/OSD_DQ2I/OSD_DQ1I/OSD_DQ0TDOTDOTMSTMSTCKTCKTDITDIDATA0DATADCLKDCLKnCEnCECLK0CLKINCLK1CLK1GNDGNDnCONFIGnCONFIGCLK2CLK2CLK3CLK3VCCI/OI/OI/O 30 BELLI/OF_A1VCCINTI/OF_A2I/OF_A3I/OF_A4GNDI/OF_A5GNDGNDI/OF_A6I/O_DEV_OEF_A7I/OF_A17VCCI/OI/OF_A18I/OF_WEI/OF_A20I/OF_A19I/OF_A8I/OF_A9GNDGNDGND_PLL1GNDVCCD_PLL1PLLVAGND_PLL1GNDVCCA_PLL1PLLVAGNDA_PLL1GNDGNDGNDI/O_DEV_OEF_A15I/OF_A14I/OF_A13I/OF_A12I/OF_A11I/OF_A10VCCI/OI/OF_DQ4I/OF_DQ12GNDGNDVCCINTI/OF_DQ5I/OF_DQ13I/OF_DQ6I/OF_DQ14VCCI/OI/OF_DQ7GNDGNDI/OF_DQ15I/O I/OF_A16I/OF_DQ11GNDGNDVCCINTI/OF_DQ3I/OF_DQ10I/OF_DQ2VCCI/OI/OF_DQ9GNDGNDI/OF_DQ1I/OF_DQ8I/OF_DQ0I/OF_OEI/OF_CEVCCI/OI/OF_A0GNDGNDI/OI/P94I/OI/P95I/OI/P96I/OI/P97VCCI/OI/P98I/OI/P99GNDGNDI/OI/P101I/OI/P102I/OI/P103I/OI/P104I/OI/P105I/OI/O106I/O_INIT_DONEINIT_DONEI/O_nCEOnCEOVCCI/OI/0I/O110GNDGNDI/OI/O112I/OI/O113I/OI/O114I/OI/O115I/OI/O116I/OI/O117I/OI/O118GNDVCCINTnSTATUSnSTATUSVCCI/OCONFIG_DONEnCONF_DONEGNDGNDMSEL1GNDMSEL0GNDI/OI/O127I/OI/O128CLK7CLK7CLK6CLK6CLK5CLK5CLK4CLK4I/OI/O133I/OI/O134I/OI/O135VCCI/OI/OI/O137I/OI/O138I/OI/O139GNDGNDI/OI/O141I/OI/O142I/OI/O143I/OI/O144I/OI/O145I/OI/O146I/OI/O147VCCI/OI/OI/O149I/OI/O150I/OI/O151I/OI/O152GNDGNDGND_PLL2GNDVCCD_PLL2PLLVBGND_PLL2GNDVCCA_PLL2PLLVBGNDA_PLL2GNDGNDGNDI/OI/O160I/OI/O161I/OI/O162I/OI/O163I/OI/O164I/0I/O165VCCI/OGNDGNDI/OI/O168I/OI/O169I/OSD_A4I/OSD_A5VCCI/OI/OSD_A6GNDGNDI/OSD_A7I/OSD_A8GNDGNDVCCINTI/OSD9I/OSD_A11I/OSD_SCKEI/OSD_SCLKVCCI/OGNDGNDI/OSD_DQM1GNDGNDI/OSD_DQ8I/OSD_DQ9I/OSD_DQ10I/OSD_DQ13VCCINTI/OSD_DQ11I/OSD_DQ12VCCI/OI/OSD_DQ14GNDGNDI/OSD_DQ15I/OSD_A3I/OSD_A2I/OSD_A1I/OSD_A0VCCI/OI/OSD_A10GNDGNDI/OSD_BA1I/OSD_BA0I/OSD_CSI/OSD_RASEP2C8Q208R1R2GNDR3R4R5 圖 210 EP2C8Q208 引腳圖 天津職業(yè)技術(shù)師范大學(xué) 2020 屆本科生畢業(yè)設(shè)計 20 3 總體設(shè)計 FPGA 設(shè)計的 DDS 系統(tǒng)主要由相位累加器及相位 /幅度轉(zhuǎn)換電路組成。根據(jù)設(shè)計的具體要求，還設(shè)計了一個系統(tǒng)控制電路，這一電路可靈活設(shè)計，以突出 FPGA 的優(yōu)點所在。另外采用 VHDL 硬件描述語言實現(xiàn)整個 DDS 電路，不僅利于設(shè)計 文檔的管理，而且方便設(shè)計的修改和擴(kuò)充，還可以在不同 FPGA 器件之間實現(xiàn)移植。 相位累加器部分 在用 FPGA 設(shè)計 DDS 電路的時候，相位累加器是決定 DDS 電路性能的一個關(guān)鍵部分。小的累加器可以利用 Cyclone II 器件的進(jìn)位鏈得到快速、高效的電路結(jié)構(gòu)。然而由于進(jìn)位鏈必須位于臨近的 LAB（邏輯陣列塊）和 LE（邏輯單元）內(nèi)，因此長的進(jìn)位鏈勢必會減少其它邏輯使用的布線資源，同時過長的進(jìn)位鏈也會制約整個系統(tǒng)速度的提高。 在設(shè)計相位累加器模塊和加法器模塊時采用 FPGA 單元庫 中 16～ 32 位加法器，它們可以很容易地實現(xiàn)高達(dá) 32 位的相位累加器?；究梢詽M足設(shè)計的要求。 用 VHDL設(shè)計相位累加器模塊，其模塊如圖 31所示 。 圖 31相位累加器模塊 fword[31..0]表示為為輸入的頻率字， pword[11..0]為輸入的相位字， clock為系統(tǒng)時鐘輸入， rom_addr[7..0]是相位累加器高 8位輸出，該輸出將作為波形存儲器地址線對波形 ROM進(jìn)行尋址。 相位 /幅度轉(zhuǎn)換電路 相位 /幅度轉(zhuǎn)換電路是 DDS 電路中的另一個關(guān)鍵部分。該電路通常采用 ROM 結(jié) 天津職業(yè)技術(shù)師范大學(xué) 2020 屆本科生畢業(yè)設(shè)計 21 構(gòu)，相位累加器的輸出是一種數(shù)字式鋸齒波，通過取它的若干位作為 ROM 的地址輸入，而后通過查表和運(yùn)算， ROM 就能輸出所需波形的量化數(shù)據(jù)。 在 FPGA（針對 Altera 公司的器件）中， ROM 一般由 EAB 實現(xiàn)，且 ROM 表的尺寸隨地址位數(shù)或數(shù)據(jù)位數(shù)的增加成指數(shù)遞增關(guān)系，因此在滿足信號性能的前提下，如何有效利用 FPGA 的有限資源，成為相位 /幅度轉(zhuǎn)換電路中最關(guān)鍵的一點。在設(shè)計時可充分利用信號周期內(nèi)的對稱性和算術(shù)關(guān)系來減少 EAB 的開銷。 相位 /幅度轉(zhuǎn)換電路中的主要問題在于 ROM 的大小。由于本設(shè)計只需要輸出 正弦波，故考慮了以下的優(yōu)化方式：正弦波信號對于 x=π 直線成奇對稱，基于此可以將ROM 表減至原來的 1/2，再利用左半周期內(nèi)，波形對于點 (π/2， 0)成偶對稱，進(jìn)一步將 ROM 表減至最初的 1/4，因此通過一個正弦碼表的前 1/4 周期就可以變換得到的正弦的整個周期碼表，這樣就節(jié)省了將近 3/4 的資源 [19]。 波形表的生成 直接數(shù)字頻率合成器選用基于查詢表 LUT 的方法這類方法，在 ROM 中存儲完整的或部分的正弦信號，相位累加器的輸出作為讀取 ROM 的地址信號，正弦 ROM查找表完成查表轉(zhuǎn)換 ,也可以理解成相位到幅度的轉(zhuǎn) 換 ,它的輸入是相位累加器的輸出 ,事實上就是 ROM 的地址值 。輸出送往 D/A,轉(zhuǎn)化成模擬信號 [20]。 用 VHDL設(shè)計 8位 ROM，其模塊如圖 32所示 。 圖 32 波形存儲器模塊 FPGA 的結(jié)構(gòu)是由基于半定制門陳列的設(shè)計思想而得到的。從本質(zhì)上講 ， FPGA是一種比半定制還方便的 ASIC 設(shè)計技術(shù)。 FPGA 的結(jié)構(gòu)主要分為三部分 : 可編程邏輯塊、可編程 IO 模塊、可編程內(nèi)部連線。 查找表型 FPGA的可編程邏輯單元是由功能為查找表構(gòu)成邏輯函數(shù)發(fā)生器 , 實現(xiàn)與其它功能塊的可編程連接。在此，選用 Cyclone II系列 EP2C8的 FPGA作為目標(biāo)芯片。EP2C8采用查找表 (LUT)和嵌入式陣列塊 (EAB)結(jié)合的結(jié)構(gòu)，可用來實現(xiàn)存儲器、專用天津職業(yè)技術(shù)師范大學(xué) 2020 屆本科生畢業(yè)設(shè)計 22 邏輯功能和通用邏輯功能，每個 LE包含四個輸入 LUT、一個可編程的觸發(fā)器、進(jìn)位鏈和一個層疊鏈。合理運(yùn)用進(jìn)位鏈能夠提高系統(tǒng)運(yùn)行速度。 EP2C8Q208的最大系統(tǒng)門數(shù)為 165,888，它有 8,256個邏輯宏單元和 18個嵌入式陣列塊，最大可提供 4KB的ROM/RAM位，完全滿足 DDS的設(shè)計要求。另外 ， Altera還在它們公司的 VHDL設(shè)計平臺 Quartus II上提供了 LP