【正文】 /OSD_A4I/OSD_A5VCCI/OI/OSD_A6GNDGNDI/OSD_A7I/OSD_A8GNDGNDVCCINTI/OSD9I/OSD_A11I/OSD_SCKEI/OSD_SCLKVCCI/OGNDGNDI/OSD_DQM1GNDGNDI/OSD_DQ8I/OSD_DQ9I/OSD_DQ10I/OSD_DQ13VCCINTI/OSD_DQ11I/OSD_DQ12VCCI/OI/OSD_DQ14GNDGNDI/OSD_DQ15I/OSD_A3I/OSD_A2I/OSD_A1I/OSD_A0VCCI/OI/OSD_A10GNDGNDI/OSD_BA1I/OSD_BA0I/OSD_CSI/OSD_RASEP2C8Q208R1R2GNDR3R4R5 圖 210 EP2C8Q208 引腳圖 天津職業(yè)技術(shù)師范大學(xué) 2020 屆本科生畢業(yè)設(shè)計(jì) 20 3 總體設(shè)計(jì) FPGA 設(shè)計(jì)的 DDS 系統(tǒng)主要由相位累加器及相位 /幅度轉(zhuǎn)換電路組成。 天津職業(yè)技術(shù)師范大學(xué) 2020 屆本科生畢業(yè)設(shè)計(jì) 18 圖 28 FPGA 開發(fā)板 本設(shè)計(jì)選用 FPGA 開發(fā)板的主 芯 片為 EP2C8Q208， Cyclone II 系列的 EP2C8Q208具有 8,256 個(gè)邏輯單元 (LE)， 36 個(gè) M4K RAM blocks(4Kbits plus 512 parity bits)，同時(shí)具有 165,888個(gè)存儲(chǔ)單元 (Total RAM bits)，支持 18個(gè) Embedded multipliers 和 2個(gè) PLL，資源配備十分豐富。 Cyclone II FPGA 通過外部電阻還可支持并行匹配和差分分配。這些 PLL 提供的高級(jí)特性，包括頻率合成、可編程占空比、外部時(shí)鐘輸出、可編程帶寬、輸入時(shí)鐘擴(kuò)頻、鎖定探測(cè)以及支持差分輸入、輸出時(shí)鐘信號(hào)。 差分 I/0 支持 提供差分信號(hào)支持，包括 LVDS、 RSDS、 miniLVDS、 LVPEGL、 SSTL和 HSTL I/O 標(biāo)準(zhǔn)。 嵌入式 存儲(chǔ)器 基于流行的 M4K 存儲(chǔ)器模塊，提供多達(dá) 兆比特的嵌入式存儲(chǔ)器 ，可以支持配置更為廣泛的操作模式，包括 RAM、 ROM、先入先出(FIFO)緩沖器以及單端口和雙端口模式。這種工藝技術(shù)確保了快速有效性和低成本，通過 使硅片面積最小化， Cyclone II 器件可以在單芯片上支持復(fù)雜的數(shù)字系統(tǒng)，而在成本上則可以和 ASIC 競(jìng)爭(zhēng) [18]。 Altera 公司 于 2020 年推出的 Cyclone 器件系列永遠(yuǎn)改變了整個(gè) FPGA 行業(yè)，帶給市場(chǎng)第一也是唯一的以最低成本為基礎(chǔ)而設(shè)計(jì)的 FPGA 系列產(chǎn)品。此方案硬件接線復(fù)雜，頻帶不易拓寬 。方案三簡(jiǎn)單、方便，成本低， 故采用方案 三 。它可通過左右兩邊的任一組 I/O 進(jìn)行異步的存儲(chǔ)器讀寫操作，避免了系統(tǒng)總 線隔離 [17]。 本設(shè)計(jì)要實(shí)現(xiàn)編輯功能，故必須選擇隨機(jī)存儲(chǔ)器或不揮發(fā)性讀寫存儲(chǔ)器。 方法三：利用 Altera 公司的含于 EAB 器件中的兆功能模塊 LPM_ROM，通過VHDL 語言編程來實(shí)現(xiàn)?？刹捎貌⑿袃善?32K 的 EEPROM 存儲(chǔ)器AT28C256，共 16 位位寬，可以實(shí)現(xiàn) 12位波形表存儲(chǔ)， 150ns 讀取速度完全滿足 20KHZ的工作頻率。 存儲(chǔ)器方案 (1)波形表存儲(chǔ)器 由于本設(shè)計(jì)是采用 FPGA 實(shí)現(xiàn) DDS 的功能，所以使用 FPGA 作為數(shù)據(jù)轉(zhuǎn)換的橋梁，將波 形數(shù)據(jù)存儲(chǔ)到其內(nèi)部的 RAM 中，并由 DDS 系統(tǒng)產(chǎn)生波形輸出。以延時(shí)天津職業(yè)技術(shù)師范大學(xué) 2020 屆本科生畢業(yè)設(shè)計(jì) 15 的長(zhǎng)短來決定兩信號(hào)間的相位值。 數(shù)字移相主要有兩種形式：一種是先將正弦波信號(hào)數(shù)字化，并形成一張數(shù)據(jù)表存入 ROM 芯片中，此后可通過兩片 D/A 轉(zhuǎn)換芯片在單片機(jī)的控制下連續(xù)地循環(huán)輸出該數(shù)據(jù)表，就可獲得兩路正弦波信號(hào)，當(dāng)兩片 D/A 轉(zhuǎn)換芯片所獲得的數(shù)據(jù)序列不同時(shí)，則轉(zhuǎn)換所得到的兩路正弦波信號(hào)就存在著相位差。 分析以上三種方案，顯然第三種方案具有更大的優(yōu)越性、靈活性。電路的規(guī)模大小和總線寬度可以由設(shè)計(jì)者根據(jù)自己的需要而設(shè)定可將波形數(shù)據(jù)存入 FPGA 的 ROM 中。 雖然有的專用 DDS 芯片的功能也比較多，但控制方式卻是固定的，因此不一定是我們所需要的?？删幊踢壿嬈骷云渌俣雀摺⒁?guī)模大、可編程，以及有強(qiáng)大 EDA 軟件支持等特性，十分適合實(shí)現(xiàn) DDS 技術(shù)。 ML2035 生成的頻率較低 (0～ 25KHZ)，一般應(yīng)用于一些需產(chǎn)生 的頻率為工頻和音頻的場(chǎng)合。 DDS 單 片電路的解決方案 Micro Linear 公司的電源管理事業(yè)部推出低頻正弦波 DDS單片電路 ML2035以其價(jià)格低廉、使用簡(jiǎn)單得到廣泛應(yīng)用。擴(kuò)展工業(yè)級(jí)溫度范圍為 40～ +85 攝氏度，其封裝是 28引腳的 SSOP 表面封裝。此正弦波可直接用作頻率信號(hào)源或轉(zhuǎn)換成方波用作時(shí)鐘輸出。 AD 公司的 DDS 系列產(chǎn)品以其較高的性能價(jià)格比，目前取得了極為廣泛的應(yīng)用。頻率合成有多種實(shí)現(xiàn)方法，其中直接數(shù)字頻率合成技術(shù)與傳統(tǒng)頻率合成技術(shù)相比具有難以比擬的優(yōu)點(diǎn)，如頻率切換速度快、分辨率高、頻率和相位易于控制等。新的數(shù)據(jù)送到相位累加器時(shí)，它們之間的相位關(guān)系可以得到保持，也可以通過相位控制字來調(diào)節(jié)兩片 頻率合成器 之間的相位 差 [12]。要使兩路輸出信號(hào)同步，必須使用外部 I/O 更新時(shí)鐘，同時(shí)必須使參考時(shí)鐘信號(hào) (REFCLK)與外部 I／ O 更新時(shí)鐘 (UPDATE CLK)上升沿之間滿足圖 27 所示的時(shí)序 關(guān)系。因此在布線時(shí)必須精心設(shè)計(jì)，使從FPGA 輸出參考時(shí)鐘的引腳到兩個(gè)頻率合成器芯片的參考時(shí)鐘輸入引腳的引線距離相等，以保證系統(tǒng)時(shí)鐘同步。 ， 或稱 B 滯后 A φ176。 ～ 360176。 圖 25 FPGA 實(shí)現(xiàn)的 DDS 原理框圖 移相原理 所謂移相是指兩路同頻的信號(hào)，以其中的一路為參考，另一路相對(duì)于該參考作超前或滯后的移動(dòng)，即稱為相位的移動(dòng)。在時(shí)鐘脈沖 fclk的控制下，對(duì)輸入頻率控制字 K 進(jìn)行累加，累加滿量時(shí)產(chǎn)生溢出。一般來說，由于低通濾波器的設(shè)計(jì)不可能達(dá)到理想情況，即低通濾波器總是有一定的過渡帶的，所以輸出頻率還要有一定的余量，一般來說在實(shí)際應(yīng)用當(dāng)中 DDS 的輸出頻率不能超過 。t)的頻率 fout， fout=K N 位 加法器 N 位相位 寄 存 器 fclk 頻率控制字 K 輸出序列 N 波形 ROM 地址 波形 相位量化序列 正弦幅度量化序列 天津職業(yè)技術(shù)師范大學(xué) 2020 屆本科生畢業(yè)設(shè)計(jì) 9 D/A 轉(zhuǎn)換器將波形 ROM 輸出的幅度量化序列轉(zhuǎn)化成對(duì)應(yīng)的電平輸出 ， 將數(shù)字信號(hào)轉(zhuǎn)換成模擬信號(hào)。 相位累加器的最大計(jì)數(shù)長(zhǎng)度與正弦查詢表中所存儲(chǔ)的相位分隔點(diǎn)數(shù)相同，在取樣頻率 （ 由參考時(shí)鐘頻率決定 ） 不變的情況下，由于相位累加器的相位增量不同，將導(dǎo)致一周期內(nèi)的取樣點(diǎn)數(shù)不同，輸出信號(hào)的頻率也相應(yīng)變化。這樣就可把存儲(chǔ)在波形存儲(chǔ)器內(nèi)的波形抽樣值 （ 二進(jìn)制編碼 ） 經(jīng)查找表查出，完成相位到幅值轉(zhuǎn)換。它是由參考時(shí)鐘、相位累加器、正弦查詢表 、 D/A 轉(zhuǎn)換器 和低通濾波器 組成，直接數(shù)字合成器原理框圖如圖 21 所示 。由于本系統(tǒng)主要用 FPGA 開發(fā)板，故在此著重介紹 直接數(shù)字合成技術(shù)的原理及其 FPGA 實(shí)現(xiàn)。 系統(tǒng)實(shí)現(xiàn)的原理 本設(shè)計(jì)采用直接數(shù)字合成技術(shù)設(shè)計(jì)正弦信號(hào)發(fā)生器。定時(shí)分析用來分析器件引腳及內(nèi)部節(jié)點(diǎn)之間的傳輸路徑延時(shí)、時(shí)序邏輯的性能以及器件內(nèi)部各種寄存器的建立保 持時(shí)間。 。輸入方法不同，生成設(shè)計(jì)文件的名稱后綴就不同。 此外， Quartus II 通過和 DSP Builder 工具與 Matlab/Simulink 相結(jié)合，可以方便地實(shí)現(xiàn)各種 DSP 應(yīng)用系統(tǒng)；支持 Altera 的片上可編程系統(tǒng) (SOPC)開發(fā)，集系統(tǒng)級(jí)設(shè)計(jì)、嵌入式開發(fā)軟件、可編程邏輯設(shè)計(jì)于一體，是一種綜合性的開發(fā)平臺(tái)。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是 VHDL系統(tǒng)設(shè)計(jì)的基本點(diǎn)。 VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu) 、 行為 、 功能和接口。 1993年， IEEE對(duì) VHDL進(jìn)行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴(kuò)展 VHDL的內(nèi)容，公布了新版本的 VHDL，即 IEEE標(biāo)準(zhǔn)的 10761993版本，（簡(jiǎn)稱 93版）。 硬件 描述語言 (VHDL) 超高速集成電路硬件描述語言 (Very High Speed Integrated Circuit Hardware Description Language， VHDL)于 1983年有美國(guó)國(guó)防部 (DOD)發(fā)起創(chuàng)建，由 IEEE(The Institute of Electrical and Electronics Engineers)進(jìn)一步發(fā)展并在 1987年作為 “IEEE 標(biāo)準(zhǔn)1076”發(fā)布。由于 FPGA 器件集成度高 ,方便易用 ，開發(fā)和上市周期短 ， 在數(shù)字設(shè)計(jì)和電子生產(chǎn)中得到迅速普及和應(yīng)用 ， 并一度在高密度的可編程邏輯器件領(lǐng)域中獨(dú)占鰲頭。 課題的主要研究工作 信號(hào)發(fā)生器一般是指能自動(dòng)產(chǎn)生具有一定頻率和幅度的正弦波、三角波（鋸齒波）、方波（矩形波）、階梯波等電壓波形的電路或儀器 [9]。其來源主要有三個(gè)：相位累加器相位舍位誤差造成的雜散；幅度量化誤差由存儲(chǔ)器有限字長(zhǎng)引起造成的雜散和 DAC 非理想特性造成的雜散 [7]。 由于受 DDS 內(nèi)部 DAC 和波形存儲(chǔ)器 (ROM)的工作速度限制，使得 DDS 輸出的最高頻率有限。 改變 DDS 輸出頻率，實(shí)際上改變的每一個(gè)時(shí)鐘周期的相位增量，相位函數(shù)的曲線是連續(xù)的，只是在改變頻率的瞬間其頻率發(fā)生了突變，因而保持了信號(hào)相位的連續(xù)性。 若時(shí)鐘 fclk的頻率不變， DDS 的頻率分辨率就由 相位累加器的位數(shù) N 決定。因此，頻率轉(zhuǎn)換的時(shí)間等于頻率控制字的傳輸時(shí)間，也就是一個(gè)時(shí)鐘周期的時(shí)間。 輸出頻率帶寬為 50%fclk(理論值 )， 但考慮到低通濾波器的特性和設(shè)計(jì)難度以及對(duì)輸出信號(hào)雜散 的抑制，實(shí)際的輸出頻率帶寬仍能達(dá)到40%fclk。限于當(dāng)時(shí)的技術(shù)和器件水平，它的性能指 標(biāo)尚不能與已有的技術(shù)相比，故未受到重視。與現(xiàn)有各類型波形發(fā)生器比較而言，產(chǎn)生的數(shù)字信號(hào)干擾小，輸出穩(wěn)定，可靠性高，特別是操作簡(jiǎn)單方便，成本低?，F(xiàn)在許多 DDS 芯片都直接提供了實(shí)現(xiàn)多種數(shù)字調(diào)制的功能，實(shí)現(xiàn)起來比較簡(jiǎn)單，而要實(shí)現(xiàn)模擬線性調(diào)制具有一定的難度。隨著電子信息技術(shù)的發(fā)展，對(duì)其性能的要求也越來越高，如要求頻率穩(wěn)定性高、轉(zhuǎn)換速度快，具有調(diào)幅、調(diào)頻等功能，另外還經(jīng)常需要兩路正弦信號(hào)不僅具有相同的頻率，同時(shí)要有確定的相位差 [4]。從 20 世紀(jì) 90 年代初以來，電子系統(tǒng)日趨數(shù)字化、復(fù)雜化和大規(guī)模集成化。所以今天無論是民用的移動(dòng)電話、程控交換機(jī)、 集群電臺(tái)、廣播發(fā)射機(jī)和調(diào)制解調(diào)器 ,還是軍用的雷達(dá)設(shè)備、圖形處理儀器、遙控遙測(cè)設(shè)備、加密通信機(jī)中 ,都已廣泛地使用大規(guī)?？删幊唐骷?[2]。而采用直接數(shù)字合成芯片 DDS 及外加 D/A 轉(zhuǎn)換芯片構(gòu)成的可控信號(hào)源，可產(chǎn)生正弦波、調(diào)頻波、調(diào)幅波及方波等，并且其信號(hào)的頻率和幅度可由微機(jī)來精確控制，調(diào)節(jié)非常方便。 關(guān)鍵詞： 直接數(shù)字合成器；現(xiàn)場(chǎng)可編程邏輯門陣列；硬件描述語言 II ABSTRACT The DDS technique adopts full digital synthesis methods. The design bines EDA and DDS technology, EDA technology is the design of modern electronic technology at the core, electronic system design direction for the application of electronic design automation products technology. DDS technology is the most advanced frequency synthesizer technology. The generated signals have advantages of high frequency resolutions, fast frequency switching, continuous phase while frequency switching, low noise phase and being able to generate arbitrary waveforms. In this paper, after revi